KR19990075922A - 반도체장치 제조방법 - Google Patents
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- H01L21/8249—Bipolar and MOS technology
Abstract
본 발명은 반도체장치 제조방법에 관한 것으로서 특히, 바이폴라 트랜지스터와 CMOS 트랜지스터가 동일 칩상에 형성되어 있는 BiCMOS를 바이폴라 트랜지스터를 트렌치 내에 형성하고 게이트절연막을 두영역의 절연에 이용하므로서 제조공정이 단순화된 반도체장치의 BiCMOS 소자 제조방법에 관한 것이다.
본 발명은 반도체기판 위에 서로 절연된 제 1, 제 2, 제 3 영역을 정의하는 단계와, 제 3 영역의 기판의 소정 부분을 제거하여 트렌치를 형성하는 단계와, 제 1, 제 2 영역 표면과 트렌치를 포함하는 제 3 영역의 표면에 절연막을 형성하는 단계와, 트렌치 표면을 포함하는 제 3 영역 표면에 제 1 도전형 제 1 도전층을 트렌치 내부에 충분한 공간을 확보할 수 있을 정도의 두께로 형성하는 단계와, 제 1, 제 2 영역의 절연막 표면의 소정 부위에 각각 제 1 게이트와 제 2 게이트 그리고 트렌치 내부에 형성된 제 1 도전층의 표면을 메우는 베이스를 제 2 도전형 제 2 도전층으로 형성하는 단계와, 제 1 게이트 하단 기판에 제 1 도전형 제 1 불순물확산영역을 형성하고 베이스 표면 및 내부에 제 1 도전형 제 2 불순물확산영역을 형성하며 제 2 게이트 하단 기판에 제 2 도전형 불순물확산영역을 형성하는 단계로 이루어진다.
Description
본 발명은 반도체장치 제조방법에 관한 것으로서 특히, 바이폴라 트랜지스터와 CMOS 트랜지스터가 동일 칩상에 형성되어 있는 BiCMOS를 에피택샬층과 기판 깊게 형성된 두 영역의 절연층을 별도로 형성하지 아니하고, 바이폴라 트랜지스터를 트렌치 내에 형성하고 게이트절연막을 두영역의 절연에 이용하므로서 제조공정이 단순화된 반도체장치의 BiCMOS 소자 제조방법에 관한 것이다.
따라서 본 발명은 현대의 반도체 산업에서 요구되는 BiCMOS 제품을 구현하는데 있어서 종래의 MOS 트랜지스터 제조공정내에서 바이폴라 트랜지스터를 제조하므로서 보다 용이하게 BiCMOS 구조를 구현하여 MOS 제품에서의 바이폴라졍션 트랜지스터의 이용을 용이하게 한다.
바이폴라(bipolar)란 양극성을 의미한다. 즉, 두개의 극성이란 뜻으로 전자와 정공이 모두 캐리어로 작용하는 것이다. 이러한 바이폴라 트랜지스터의 일종으로 바이폴라 졍션 트랜지스터가 있다. CMOS 트랜지스터는 동일 칩내에 NMOS 트렌지스터와 PMOS 트렌지스터가 형성된구조를 갖는다.
종래 기술은 바이폴라 트랜지스터의 형성을 위해 공정 초기에 에피택샬층 형성 공정을 진행하여 에피택샬층을 형성한 다음 그 층에 바이폴라졍션 트랜지스터를 형성하며 모스트랜지스터와의 절연을 위한 절연층을 형성하여야 한다. 도 1a 내지 도 1d는 종래 기술에 따라 제조된 반도체장치의 제조공정 단면도를 나타낸다.
도 1a에 있어서, p 형 반도체 기판(10) 위에 사진공정과 이온주입공정을 실시하여 반도체기판(10) 내에 매몰층(12)을 형성한 다음 그(10) 위에 에피택샬층(14)을 성장시켜 형성한다.
기판(10)이 p 형이므로 모스트랜지스터의 제조에 필요한 제 1 n 웰(111)과 제 2 n 웰(112)을 각각의 매몰층(12) 위의 에피택샬층(14) 내에 형성한 후 제 2 n 웰(112)의 모스영역 방향의 일측을 고농도의 n+ 아이솔레이션 영역(13)으로 도핑시켜 형성한다. 이때에 바이폴라 트랜지스터의 베이스영역(16)도 동시에 형성한다.
도 1b에 있어서, 각각의 n 웰(111, 112)의 표면을 포함하는 에피택샬층(14) 위에 질화막을 증착한다. 그리고 질화막(15)의 표면에 포토레지스트를 도포한 다음 사진공정을 실시하여 형성될 각각의 소자를 격리하기 위한 부위를 선택적으로 질화막(15)의 표면을 노출시키는 포토레지스트패턴(도시 안함)을 정의 한다.
도 1c에 있어서, 포토레지스트패턴으로 보호되지 아니하는 부위의 질화막(15)을 제거한 다음 노출된 에피택샬층(14)의 표면을 산화시켜 소자격리를 위한 필드산화막(17)을 형성한다. 그리고, 잔류한 질화막(15)을 제거한 다음 노출된 에피택샬층(14) 표면에 게이트산화막(179)을 열산화방법으로 형성한다.
에피택샬층(14)을 포함하는 기판(10)의 전면에 폴리실리콘층(18)을 증착하여 형성한 다음 게이트 형성을 위한 패터닝을 사진식각공정으로 실시하여 제 1 n 웰(111) 부위에 pMOS 트랜지스터를 위한 제 1 게이트(180)를 형성하고, 제 1 n 웰(111)과 제 2 n 웰(112) 사이의 활성영역 상부에 nMOS 트랜지스터의 제 2 게이트(18)를 형성한다.
도 1d에 있어서, 각각의 마스크를 이용한 이온주입공정으로 제 1 게이트(180)의 양측면 하단 부의 제 1 n 웰(111)에 p 형 불순물로 고농도로 도핑된 소스/드레인(19)을 형성하고, 제 2 게이트(18)의 양측면 하단부의 에피택샬층(14)내에 n 형 불순물로 고농도로 도핑된 소스/드레인(100)을 형성하여 각각 pMOS 트랜지스터와 nMOS 트랜지스터를 형성한다.
그리고 제 2 n 웰(112)에 형성된 베이스(16)의 표면 일부 하단에 이미터 형성을 위한 이온주입을 실시하여 이미터(114)를 형성하크로서 BiCMOS 트랜지스터를 완성한다.
그러나, 상술한 종래기술에 따라 제조된 BiCMOS 트랜지스터는 MOS 트랜지스터와 바이폴라 트랜지스터를 동일 웨이퍼상에 구현하기 위하여 바이폴라 트랜지스터를 위한 까다로운 에피택샬층 형성공정과 CMOS 트랜지스터 영역과 바이폴라 트랜지스터 영역을 분리하기 위한 매몰층을 형성공정이 필요하므로 공정이 복잡해지는 문제점이 있다.
본 발명의 목적은 바이폴라 트랜지스터와 CMOS 트랜지스터가 동일 칩상에 형성되어 있는 BiCMOS를 에피택샬층과 기판 깊게 형성된 두 영역의 절연층을 형성하지 아니하고, 바이폴라 트랜지스터를 트렌치 내에 형성하고 게이트절연막을 두영역의 절연에 이용하므로서 제조공정이 단순화된 반도체장치의 BiCMOS 소자 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은, 반도체기판 위에 서로 절연된 제 1, 제 2, 제 3 영역을 정의하는 단계와, 제 3 영역의 기판의 소정 부분을 제거하여 트렌치를 형성하는 단계와, 제 1, 제 2 영역 표면과 트렌치를 포함하는 제 3 영역의 표면에 절연막을 형성하는 단계와, 트렌치 표면을 포함하는 제 3 영역 표면에 제 1 도전형 제 1 도전층을 트렌치 내부에 충분한 공간을 확보할 수 있을 정도의 두께로 형성하는 단계와, 제 1, 제 2 영역의 절연막 표면의 소정 부위에 각각 제 1 게이트와 제 2 게이트 그리고 트렌치 내부에 형성된 제 1 도전층의 표면을 메우는 베이스를 제 2 도전형 제 2 도전층으로 형성하는 단계와, 제 1 게이트 하단 기판에 제 1 도전형 제 1 불순물확산영역을 형성하고 베이스 표면 및 내부에 제 1 도전형 제 2 불순물확산영역을 형성하며 제 2 게이트 하단 기판에 제 2 도전형 불순물확산영역을 형성하는 단계로 이루어진다.
도 1a 내지 도 1d는 종래 기술에 따라 제조된 반도체장치의 제조공정 단면도
도 2a 내지 도 2g는 본 발명에 따라 제조된 반도체장치의 제조공정 단면도
본 발명은 바이폴라졍션 트랜지스터와 MOS 트랜지스터를 동일 웨이퍼상에 구현하기 위하여 다음과 같은 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2g는 본 발명에 따라 제조된 반도체장치의 제조공정 단면도이다.
도 2a에 있어서, 반도체기판인 실리콘 기판(20) 위에 버퍼용 산화막(21)을 형성한 다음 그(21) 위에 질화막(22)을 형성한다. 버퍼산화막(21)을 형성하는 이유는 질화막(22)이 기판(20) 표면에의 증착을 용이하게 하기 위함이다.
도 2b에 있어서, 바이폴라 졍션 트랜지스터 형성 부위를 확보하기 위하여 질화막(22) 위에 포토레지스트를 도포한 다음 바이폴라 졍션 트랜지스터 형성 부위 상측의 질화막(22) 부분을 노출시키는 사진공정을 실시하여 제 1 포토레지스트패턴(234)을 형성한다.
제 1포토레지스트패턴(234)으로 보호되지 아니하는 부위의 질화막(22)과 버퍼용 산화막(21)을 제거한 다음 계속하여 실리콘기판(20)을 소정 깊이로 제거하여 트렌치를 형성한다. 이때 형성된 트렌치는 이후 공정에서 바이폴라 졍션 트랜지스터가 형성될 부위이다.
도 2c에 있어서, 제 1 포토레지스트패턴(234)을 제거한 다음, 소자격리를 위한 필드산화막 형성을 위하여 잔류한 질화막(22)의 소정 부위를 노출시키는 제 2 포토레지스트패턴(도시 안함)을 형성한다. 제 2 포토레지스트패턴으로 보호되지 아니하는 부위의 질화막을 제거한 다음 노출된 부위를 산화시켜 필드산화막(27)을 형성한다. 이때 트렌치는 제 2 포토레지스트패턴으로 보호되어 있다.
그리고, 제 2 포토레지스트패턴, 잔류한 질화막(22) 및 버퍼용 산화막(21)을 제거하여 필드산화막(27)을 제외한 부위의 기판(20) 표면을 노출시킨다. 이때 트렌치의 내부 표면도 모두 노출된다.
그 다음, 트렌치를 포함하는 노출된 기판(20)의 표면에 게이트산화막(23)을 형성한다. 이때 형성된 게이트산화막(23)은 MOS 트랜지스터에서는 게이트절연막의 역할을 하고, 바이폴라 트랜지스터에서는 MOS 영역과의 격리용 절연막이 된다.
도 2d에 있어서, 필드산화막(27)과 게이트산화막(23)의 표면에 제 1 폴리실리콘층(28)을 증착하여 형성한다. 이때 형성된 제 1 폴리실리콘층(28)은 바이폴라 공정에서 매몰층(buried layer)역할을 한다.
그 다음 제 1 폴리실리콘층(28)에 전도성을 주기 위한 이온주입을 실시하여 도핑시킨다. 이때 도핑 농도는 E15-16/㎠ 로 한다.
도 2e에 있어서, 도핑된 제 1 폴리실리콘층(28)위에 포토레지스트를 도포한 다음 바이폴라 트랜지스터 영역을 보호하는 제 3 포토레지스트패턴(235)을 사진공정으로 정의한다.
그리고 제 3 포토레지스트패턴(235)으로 보호되지 아니하는 부위의 제 1 폴리실리콘층(28)을 식각하여 제거한다. 잔류한 제 1 폴리실리콘층(28)은 바이폴라 졍션 트랜지스터의 콜렉터(28)가 된다.
도 2f에 있어서, 제 3 포토레지스트패턴(235)을 제거한 다음 CMOS 트랜지스터의 게이트(290, 291)와 바이폴라 졍션 트랜지스터의 베이스(292)를 형성하기 위하여 잔류한 제 1 폴리실리콘층(28)의 표면과 게이트산화막(23)의 표면에 제 2 폴리실리콘층(290, 291, 292)을 증착하여 형성한다. 제 2 폴리실리콘층(290, 291, 292)에 도전성을 주기 위하여 이온주입의 방법으로 불순물 이온을 제 2 폴리실리콘층(290, 291, 292)에 도핑시킨다. 이때의 도핑 농도는 E14/㎠ 로 한다.
그리고 CMOS 트랜지스터의 게이트(290, 291)와 바이폴라 졍션 트랜지스터의 베이스(292)를 형성하기 위하여 이들의 형성 부위를 노출시키는 제 4 포토레지스트패턴(도시 안함)을 제 2 폴리실리콘층 위에 정의 한 다음 제 4 포토레지스트패턴으로 보호되지 아니하는 부위의 도핑된 제 2 폴리실리콘층을 제거하여 CMOS 트랜지스터의 제 1, 제 2 게이트(290, 291)와 바이폴라 졍션 트랜지스터의 베이스(292)를 형성한다.
도 2g에 있어서, 각각의 포토레지스트패턴을 다시 정의하여 제 1 게이트(290)와 제 2 게이트(291)의 양측 하단 기판(20) 표면 근방에 각각 고농도의 n 형 불순물 영역(31)과 p 형 불순물 영역(32)으로 이루어진 소스/드레인을 형성하여 nMOS 트랜지스터와 pMOS 트랜지스터로 이루어진 CMOS 트랜지스터를 구현하고, 베이스 영역(292) 표면 및 그 하부에 이미터 형성용 마스크를 이용한 이온주입을 실시하여 이미터(30)를 형성하므로서 바이폴라 졍션 트랜지스터를 구현한다.
본 발명은 종래의 MOS 트랜지스터를 제조하는 공정에서 활성영역에 트렌치를 형성하고 여기에 게이트절연막을 콜렉터와 기판과의 절연막으로 이용하므로 바이폴라 트랜지스터 영역과 CMOS 트랜지스터 영역과의 절연을 용이하게 한다.
또한 폴리실리콘층의 도핑농도를 조절하여 바이폴라 트랜지스터를 형성하므로 종래 공정에서 필요한 매몰층(buried layer)과 에피택샬층 형성공정 없이 바이폴라 졍션 트랜지스터를 형성할 수 있다. 이때 도핑 농도가 E15-16/㎠ 인 제 1 폴리실리콘층은 종래의 매몰층 역할을 하며 콜렉터가 되고, 도핑 농도가 E14/㎠ 인 제 2 폴리실리콘층은 베이스의 역할을 하며, 베이스 영역내에 E15/㎠ 의 농도로 도핑되어 형성된 이미터는 npn 형 바이폴라 졍션 트랜지스터를 구현하게 된다.
따라서, 본 발명은 종래의 바이폴라 졍션 트랜지스터 제조시 사용되어지는 에피택샬층 형성공정, 소자격리를 위한 특수공정 및 매몰층 형성공정을 별도로 수행하지 아니하고 일반적인 MOS 공정으로 바이폴라 졍션 트랜지스터를 갖는 BiCMOS 트랜지스터를 제조하므로 공정의 단순화와 소자 제조의 용이성을 제공하는 장점이 있다.
Claims (10)
- 반도체기판 위에 서로 절연된 제 1, 제 2, 제 3 영역을 정의하는 단계와,상기 제 3 영역의 상기 기판의 소정 부분을 제거하여 트렌치를 형성하는 단계와,상기 제 1, 제 2 영역 표면과 상기 트렌치를 포함하는 상기 제 3 영역의 표면에 절연막을 형성하는 단계와,상기 트렌치 표면을 포함하는 상기 제 3 영역 표면에 제 1 도전형 제 1 도전층을 상기 트렌치 내부에 충분한 공간을 확보할 수 있을 정도의 두께로 형성하는 단계와,상기 제 1, 제 2 영역의 상기 절연막 표면의 소정 부위에 각각 제 1 게이트와 제 2 게이트 그리고 상기 트렌치 내부에 형성된 상기 제 1 도전층의 표면을 메우는 베이스를 제 2 도전형 제 2 도전층으로 형성하는 단계와,상기 제 1 게이트 하단 상기 기판에 제 1 도전형 제 1 불순물확산영역을 형성하고 상기 베이스 표면 및 내부에 제 1 도전형 제 2 불순물확산영역을 형성하며 상기 제 2 게이트 하단 상기 기판에 제 2 도전형 불순물확산영역을 형성하는 단계로 이루어진 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 제 2 도전형은 P형으로 하고 상기 제 1 도전형은 N형으로 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 제 1, 제 2, 제 3 영역은 필드 산화막으로 격리되어 서로 절연된 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 절연막은 게이트산화막으로 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1 에 있어서, 상기 제 1 도전층은 E15-16/㎠ 농도로 도핑된 폴리실리콘층으로 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1 에 있어서, 상기 제 1 게이트와 상기 제 2 게이트 그리고 상기 베이스는,상기 제 1 도전층의 표면을 포함하는 상기 기판의 표면에 제 2 도전층을 형성하는 단계와,상기 제 1 게이트와 상기 제 2 게이트 그리고 상기 베이스 형성 부위를 노출시키는 마스크층을 상기 제 2 도전층 위에 정의하는 단계와,상기 마스크층으로 보호되지 아니하는 부위의 상기 제 2 도전층을 제거하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 제조방법.
- 청구항 6에 있어서, 상기 제 2 도전층은 도전성을 갖기 위하여 도핑 농도 E14/㎠ 정도로 불순물이 도핑된 폴리실리콘층으로 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 제 1 도전형 제 2 불순물확산영역은 상기 베이스의 소정부위에 제 1 도전형 불순물이온을 E15/㎠ 농도로 도핑하여 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 제 1 도전형은 P형으로 하고 상기 제 2 도전형은 N형으로 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 제 1 도전형 제 1 불순물확산영역과 상기 제 1 도전형 제 2 불순물확산영역은 동시에 형성하는 것이 특징인 반도체장치의 제조방법.
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Cited By (2)
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| KR100408000B1 (ko) * | 2001-12-26 | 2003-12-01 | 주식회사 하이닉스반도체 | 반도체 소자 형성 방법 |
| CN109065617A (zh) * | 2018-08-03 | 2018-12-21 | 深圳市诚朗科技有限公司 | 一种三极管及其制作方法 |
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- 1998-03-26 KR KR1019980010466A patent/KR100259586B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408000B1 (ko) * | 2001-12-26 | 2003-12-01 | 주식회사 하이닉스반도체 | 반도체 소자 형성 방법 |
| CN109065617A (zh) * | 2018-08-03 | 2018-12-21 | 深圳市诚朗科技有限公司 | 一种三极管及其制作方法 |
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