KR940004807A - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

반도체 집적 회로 장치 및 그 제조 방법 Download PDF

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Abstract

CMOS형 반도체 집적회로 장치의 NMSFET의 채널 바로아래의 웰의 반도체 기판 표면으로부터의 깊이를 얕게 하고 그 웰 영역에 인가되는 역바이어스에 의하여 MOSFET의 동작특성을 조정하고 그때의 역 바이어스가 인가되는 외부전극의 위치를 적정화한다.
CMOS 구조의 NMOSFET의 채널영역 바로아래의 제1의 웰(11)(P웰)을 얕게 하고 이 웰의 외측에 제2의 웰(12)(N웰)을 형성하여 2중 웰로 한다. 또 MOSFET의 채널영역 바로아래의 제3의 웰(13)(N웰)을 얕게 하고 이 웰의 외측에 제4의 웰(14)(P웰)을 형성하여 2중 웰로 한다. 그위에 이 NMOSFET가 형성되어 있는 제1의 웰(11)과, 인접한 제4의 웰(14)을 하나의 영역으로 한다. 제1 및 제4의 웰을 하나의 영역으로 함으로써 제4의 웰에 형성되는 외부전극 Vpw을 반도체 기판(1)의 표면에 형성할 수 있다.

Description

반도체 집적 회로 장치 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1의 실시예의 반도체 집적 회로 장치의 단면도.

Claims (7)

  1. 제1도전형의 반도체 기판(10)과, 상기 반도체기판으로 형성된 제2도전형의 제1의 웰 영역(11)과, 상기 반도체 기판으로 형성되고, 상기 제1의 웰 영역을 에워싸는 제1도전형의 제2의 웰 영역(12)과, 상기 반도체 기판으로 형성된 제1도전형의 제3의 웰 영역(13)과, 상기 반도체 기판으로 형성되고, 상기 제3의 웰 영역을 에워싸는 제2도전형의 제4의 웰 영역(14)과, 상기 제1의 웰 영역으로 형성되고 게이트 전극(50)을 지니는 제1도전형 MOS형 전계효과 트랜지스터와, 상기 제3의 웰 영역에 형성되고 게이트 전극(5)을 지니는 제2도전형 MOS형 전계 효과 트랜지스터와, 상기 제1의 웰 영역상 및 상기 제3의 웰 영역상의 각각의 형성된 역바이어스를 인가하는 수단(16,15)을 구비하고, 상기 제1의 웰 영역과 상기 제4의 웰 영역과는 인접해있고, 또 상기 제1의 웰 영역 및 제3의 웰 영역의 상기 제1도전형 및 제2도전형 MOS형 전계효과 트랜지스터의 각 게이트 전극하의 상기 반도체 기판 표면에서의 깊이는 0.5㎛이하인 것을 특징으로 하는 반도체 집적회로 장치.
  2. 제1항에 있어서, 상기 반도체 기판상에는 상기 제1의 웰 영역상에 소자분리용의 필드 산화막(7)이 형성되고 그 필드 산화막하의 상기 제1의 웰 영역에는 제2도전형의 채널스토퍼영역(29)이 형성되어 있고, 이 채널스토퍼영역이 상기 제4의 웰 영역과 접속하고 있는 것을 특징으로 하는 반도체 집적회로 장치.
  3. 제2항에 있어서, 상기 제1의 웰 영역에 형성된 채널스토퍼영역에 인접하여 상기 제3의 웰 영역에 제1도전형의 채널스토퍼영역(31)이 형성되어 있고, 이 제3의 웰 영역에 형성된 채널스토퍼 영역의 상기 반도체 기판 표면에서의 깊이는 상기 제1의 웰 영역에 형성된 채널스토퍼영역의 상기 반도체 기판 표면에서의 깊이 보다 얕은 것을 특징으로 하는 반도체 집적회로 장치.
  4. 제1도전형의 반도체 기판(10)과, 상기 반도체기판에 형성된 제2도전형의 제1웰 영역 (13)과, 상기 반도체 기판에 형성된 제1도전형의 제2의 웰 영역(11)과, 상기 반도체 기판에 형성되고 상기 제2의 웰 영역을 에워싸는 제2도전형의 제3의 웰 영역(12)과, 상기 제1의 웰 영역에 형성되고 게이트 전극(5)을 지니는 제1도전형 MOS형 전계효과 트랜지스터와, 상기 제2의 웰 영역에 형성되고 게이트전극(50)을 지니는 제2도전형 MOS형 전계효과 트랜지스터와, 상기 제1의 웰 영역상 및 상기 제2의 웰 영역상의 각각에 형성된 역바이어스를 인가하는 수단(15,16)을 갖추고, 상기 재1의 웰 영역과 상기 제3의 웰 영역은 인접해있고 또 상기 제1의 웰 영역과 제2의 웰 영역의 상기 제1도전형 및 제2도전형 MOS형 전계효과 트랜지스터의 상기 각 게이트 전극아래의 상기 반도체 기판 표면에서의 깊이는 0.5㎛이하인 것을 특징으로 하는 반도체 집적회로 장치.
  5. 제4항에 있어서, 상기 반도체 기판상에는 상기 제1의 웰 영역상에 소자 분리용의 필드 산화막(7)이 형성되고 그 필드 산화막하의 상기 제1의 웰 영역에서는 제2도전형의 채널스토퍼영역(42)이 형성되어 있고 이 채널스토퍼영역이 상기 제3의 웰 영역과 접속하고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제5항에 있어서, 상기 제1의 웰 영역에 형성된 채널스토퍼영역에 인접하여 상기 제2의 웰 영역에 제1도전형의 채널스토퍼(43)가 형성되어 있고, 이 제2의 웰 영역에 형성된 채널스토퍼영역의 상기 반도체 기판 표면에서의 깊이는 상기 제1의 웰 영역에 형성된 채널스토퍼 영역의 상기 반도체 기판 표면에서의 깊이보다 얕은 것을 특징으로 하는 반도체 집적회로 장치.
  7. 제1도전형의 반도체 기판에 제1도전형의 제2의 웰 영역을 형성하는 공정과, 상기 반도체 기판에 상기 제2의 웰 영역에 인접하여 제2도전형의 제4의 웰 영역을 형성하는 공정과, 상기 제2의 웰 영역내에 제2도전형의 제1의 웰 영역을 형성하는 공정과, 상기 제4의 웰 영역에 상기 제1의 웰 영역에 인접하여 상기 제1의 웰 영역과의 경계부분에 있어서 상기 반도체 기판 표면에서의 깊이가 상기 제1의 웰 영역의 상기 반도체 기판 표면에서의 깊이보다 얕은 제1도전형의 제3의 웰 영역을 형성하는 공정과, 상기 제1의 웰 영역에 제1도전형의 MOS형 전계 효과 트랜지스터를 형성하는 공정과, 상기 제3의 웰 영역에 제2도전형의 MOS형 전계 효과 트랜지스트를 형성하는 공정과, 상기 제1의 웰 영역상과 상기 제3의 웰 영역상의 각각에 역바이어스를 인가하는 수단을 형성하는 공정을 갖추고, 상기 제1도전형 및 제2도전형의 MOS형 전계 효과 트랜지스터의 각 게이트 전극하의 부분의 상기 제1의 웰 영역 및 제3의 웰 영역의 상기 반도체 기판 표면에서의 깊이를 0.5㎛이하로 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
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