JPH03198282A - Ｆｉｆｏ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、テレビ、ビデオデツキ、パーソナルコンピ
ュータ、プリンタ等の各種電子機器に用いられるＦＩＦ
Ｏ回路に関する。

〔従来の技術〕

ＦＩＦＯ回路は、メモリ（ＲＡＭ）に最初に書き込んだ
データを最初に読み出すようにした、ファーストイン・
ファーストアウトメモリ回路であり、主にデータを送出
するクロックレートと受は取るクロックレートが異なる
２つの装置の間で使用される。

例えば、コンピュータからラインプリンタへデータを送
る場合、コンピュータのデータ送出速度はプリンタがデ
ータを受は取る速度よりずっと速い。

そこで、コンピュータからデータをＦＩＦＯ回路のメモ
リへ高速で吐出しておき、その後このメモリからそのデ
ータをプリンタへ低速で伝送することが行なわれている
。

ここで、そのＦＩＦＯ回路について第８図に示す一例に
よって説明する。

コノ第８図ニオイテ、ＲＡＭ４０は５１２　（深さ）×
９（幅）ビットのメモリ容量を持つスタティックＲＡＭ
　（ＳＲＡＭ）であり、そのメモリ容量がこのＦＩＦＯ
回路が持つメモリ容量となる。

ライトポインタ４１はカウンタによって構成されており
、そのカウント値によってＲＡＭ４０にデータを書き込
む際のアドレス信号を発生する。

リートポインタ４２もカウンタによって構成されており
、そのカウント値によってＲＡＭ４Ｑがらデータを読み
出す際のアドレス信号を発生する。

アウトプットバッファ４３は、ＲＡＭ４０の出力データ
の増幅（ハイレベル、ローレベル、ハイインピーダンス
）を行なう。

ライト／リードコントローラ４４は、コントロール信号
及びフラグコントローラ４５の状態に基づいて、このＦ
ＩＦ○回路全体を統括制御する。

なお、コントロール信号として、ライト信号（ＲＡＭ４
０へのインプットデータＤｏ　−Ｄｓ　（７）書き込み
タイミング信号）、リード信号（ＲＡＭ４０からのアウ
トプットデータＱｏ　＝Ｑｓの読み出しタイミング信号
）、リセット信号（ＦＩＦＯ回路の初期化信号）、及び
クロック信号等があり、これらの各信号は例えばこのＦ
ＩＦＯ回路を組込んだ機器内のマイクロコンピュータか
ら送出される。ライト信号等は、機器外から直接又は間
接に入力される場合もある。

フラグコントローラ４５は、ＦＩＦＯ回路の状態を上述
のマイクロコンピュータ及びライト／リードコントロー
ラ４４へ知らせるためのフラグ信号の出力制御等を司る
。

なお、フラグ信号としては、ＲＡＭ４０にデータがない
旨を示すエンプティフラグ（ＥＭＰＴＹ・ＦＬＡＧ）、
ＲＡＭ４０にデータを書き込むための空きエリアがない
旨を示すフルフラグ（ＦＵＬＬ−ＦＬＡＧ）等がある。

次に、このＦＩＦＯ回路の動作を説明する。

まず、ライト／リードコントローラ４４がマイクロコン
ピュータからのリセット信号を入力するとＦＩＦＯ回路
全体をリセット（初期化）し、それによってライトポイ
ンタ４１及びリードポインタ４２内の各カウント値（ア
ドレス）が一致する。

このとき、フラグコントローラ４５はその各ポインタ４
１．４２からの各状態信号を入力することによって、エ
ンプティフラグ信号をローレベル（ローアクティブ）に
する。

その後、ライト／リードコントローラ４４は、ライト信
号を入力する（ライト信号がローレベルになる）と、ラ
イトポインタ４１に所定の指示を与えてアドレス信号を
発生させた後、ＲＡＭ４０をアクセスしてそのアドレス
信号によって指定された番地（最初は先頭番地「Ｏ」）
にインプットデータＤｏ−Ｄ８を書き込み、ライトポイ
ンタ４１をインクリメント（＋１）させる。

それによって、ライトポインタ４１及びリードポインタ
４２内の各カウント値が一致しなくなり。

フラグコントローラ４５はエンプティ信号をハイレベル
に戻して、マイクロコンピュータにＦＩＦ○回路内にデ
ータが存在する旨を知らせる。

以後、ライト信号を入力する度に上述の動作を繰り返す
。

次に、エンプティ信号がハイレベルの時に、ライト／リ
ードコントローラ４４はマイクロコンピュータからのリ
ード信号を入力すると、リードポインタ４２に所定の指
示を与えてアドレス信号を発生させた後、ＲＡＭ４０を
アクセスしてそのアドレス信号によって指定された番地
（最初は先頭番地「Ｏ」）からデータを読み出し、それ
をアウトプットバッファ４３を通してアウトプットデー
タＱＯ〜Ｑ８として出力する。

その後、リードポインタ４２をインクリメント（＋１）
させ、以後リード信号を入力する度に上述の動作を繰り
返す。

もし、ライトポインタ４１及びリードポインタ４２内の
各カウント値が一致すると、フラグコントローラ４５は
エンプティ信号を再びローレベルにして、マイクロコン
ピュータにＦＩＦＯ回路内にデータがない旨を知らせる
。

〔発明が解決しようとする課題〕

このような従来のＦＩＦＯ回路では、書き込み時には第
９図に示すようなライトパルス幅Ｔｗｐ（書き込み条件
を持続させなければならない最少時間であり、使用する
ＲＡＭの動作が遅いほど大きくしなければならない）の
ライト信号を必要とし、読み出し時には第１０図に示す
ようなリード信号がアクティブになってからのアクセス
タイムＴＡが必要であった。

そのため、使用するＲＡＭの動作速度が遅ければそれだ
けライトパルスｆｐｊｉＴＷＰあるいはアクセスタイム
ＴＡを大きく設定する必要があり、必然的に処理効率の
低下を招く原因になっていた。

この発明は上記の点に鑑みてなされたものであり、ＲＡ
Ｍのアクセス時間を速くしなくても、高速で効率よくデ
ータの書き込み又は読み出しを行なえるようにすること
を目的とする。

〔課題を解決するための手段〕

この発明は上記の目的を達成するため、上述のようなＦ
ＩＦＯ回路において、そのＲＡＭのデータ入力部に入力
データをラッチするインプットラッチを設けたものであ
る。

また、そのＲＡＭのデータ出力部に、そのＲＡＭの出力
データと上記入力データのいずれかを選択して出力する
データセレクタと、このデータセレクタの出力をラッチ
するアウトプットラッチとを設けたものである。

〔作　用〕

上述のようにＲＡＭのデータ入力部にインプットラッチ
を設けたＦＩＦＯ回路によれば、ライト信号が入力され
ると、インプットラッチがその入力開始タイミングで入
力データをラッチし、ライト信号が入力されて所定時間
経過後にインプットラッチにラッチされた入力データを
ＲＡＭが書き込み、以後はライト信号が入力される毎に
その動作を繰り返し行なう。

したがって、ＲＡＭのアクセス時間を速くすることなく
、高速で効率のよい書き込みを行なえる。

また、上述のようにＲＡＭのデータ出力部にデータセレ
クタとアウトプットラッチとを設けたＦＩＦＯ回路によ
れば、ＲＡＭ内にデータがない時には入力データをアウ
トプットラッチがラッチできるようにデータセレクタを
設定しておき、ライト信号が入力されると、アウトプッ
トラッチがその入力開始タイミングで入力データをラッ
チし、続いてＲＡＭの出力データをアウトプットラッチ
に入力できるように設定変更して、次のライト信号が入
力されて所定時間経過後に次の入力データをＲＡＭが書
き込み、以後はライト信号が入力される毎にその書き込
み動作を繰り返し行なう。

その後、リード信号が入力されると、まずアウトプット
ラッチにラッチされている最初の入力データを出力した
後、ＲＡＭの先頭アドレスから２番目以降のデータを順
次アウトプットラッチにラッチして出力する。

したがって、ＲＡＭのアクセス時間を速くすることなく
、高速で効率のよい読み出しを行なえる。

〔実　施　例〕

以下、この発明の実施例を添付図面に基づいて具体的に
説明する。

第１図は、この発明の一実施例であるＦＩＦＯ回路の構
成を示すブロック回路図である。

このＦＩＦＯ回路１は、前述した第８図に示した各部と
略同様な機能を有するライトポインタ２゜リードポイン
タ３．アウトプットバッファ４．ライト／リードコント
ローラ５．フラグコントローラ６、及びＲＡＭ７と、こ
の発明によって設けられたインプットラッチ８．データ
セレクタ９．及びアウトプットラッチ１０とを備えてい
る。

なお、このＦＩＦＯ回路１が持つメモリ容量を５１２（
深さ）×９（輻）ビットとし、ＲＡＭ７は５１１（深さ
）×９（幅）ビットのメモリ容量を持つスタティックＲ
ＡＭ　（ＳＲＡＭ）を用いている。

インプットラッチ８は、パラレル９ビツトのフリップフ
ロップ回路（以下ｒＦ／Ｆ回路」と略称する）から構成
されており、このＦＩＦＯ回路を組込んだ機器内のマイ
クロコンピュータ（以下ｒＣＰＵＪと略称する）１１を
通して送られてくるインプットデータＤｏ−Ｄ８を一時
的にラッチしてＲＡＭ７へ出力する５ データセレクタ９は、ＲＡＭ７の出力データ及びＣＰＵ
１ｌからのインプットデータＤＱ　−Ｄ３をそれぞれ入
力して、ライト／リードコントローラ５からの指示に従
ってそのいずれか一方のデータを選択してアウトプット
ラッチ１０へ出力する。

アウトプットラッチ１０はパラレル９ビツトのＦ／Ｆ回
路から構成されており、このメモリ容量とＲＡＭ７のメ
モリ容量とを合わせて５１２Ｘ９ビツトのＦＩＦ○メモ
リを構成する。

このアウトプットラッチ１０は、データセレクタ９から
出力されるデータを一時的にラッチして、アウトプット
バッファ４を通してアウトプットデータＱｏ−Ｑｓとし
て外部へ出力する。

第２図は、第１図のライト／リードコントローラ５内の
ライト信号発生回路の構成例を示す回路図である。

Ｆ／Ｆ２０は、端子Ｔからライト信号／ＷＲＩＴＥ（ｒ
／Ｊは負論理を示す）をインバータ２１で反転した信号
を入力し、その信号がハイレベルになると、そのアップ
エツジでフルフラグ信号／ＦＵＬＬ−ＦＬＡＧをラッチ
してそれを端子Ｑがら出力する。　また、リセット端子
Ｒに入力される信号がローレベルになると、そのダウン
エツジで内部をリセットする。

Ｆ／Ｆ２２は、端子ＴからクロックパルスＣＬＯＣＫを
入力し、その信号のアップエツジで端子りに入力するＦ
／Ｆ２０のＱ出力をラッチしてそれを端子Ｑから出力す
ると共に、それを反転した信号を端子／Ｑから出力する
。

また、リセット端子Ｒに入力されるリセット信号／ＲＥ
ＳＥＴがローレベルになると、そのダウンエツジで内部
をリセットする。

ＮＯＲゲート２３は、その各入力端子から入力するＦ／
Ｆ２０あるいは２２のＱ出力がハイレベルの時にはロー
レベルの信号を、Ｆ／Ｆ２０及び２２の各Ｑ出力がいず
れもローレベルの時にはハイレベルの信号をそれぞれ出
力する。

なお、このＮＯＲゲート２３から出力される信号が第１
図のＲＡＭ７へデータを書き込むために不可欠なライト
信号であり、それを第１図のＣＰＵ１１から送出される
ライト信号／ＷＲＩＴＥと区別するために／ＷＲＩＴＥ
’で表わす。

負論理のＯＲゲート２４は、各入力端子から入力される
リセット信号／ＲＥＳＥＴあるいはＦ／Ｆ２２の／Ｑ出
力がローレベルの時に、その出力端子から出力する信号
をローレベルにして、Ｆ／Ｆ２０をリセット状態にする
。

第３図は、第１図のライト／リードコントローラ５内の
リード信号発生回路の構成例を示す回路図である。

Ｆ／Ｆ２５は、端子Ｔからリード信号／ＲＥＡＤをイン
バータ２６で反転した信号を入力し、その信号がハイレ
ベルになると、そのアップエツジでエンプティフラグ信
号／ＥＭＰＴＹ　−ＦＬＡＧをラッチしてそれを端子Ｑ
から出力する。

また、リセット端子Ｒに入力される信号がローレベルに
なると、そのダウンエツジで内部をリセットする。

Ｆ／Ｆ２７は、端子ＴからクロックパルスＣＬ○ＣＫを
入力し、その信号のアップエツジで端子りに入力するＦ
／Ｆ２５のＱ出力をラッチしてそれを端子Ｑから出力す
ると共に、それを反転した信号を端子／Ｑから出力する
。

また、リセット端子Ｒに入力される信号がローレベルに
なると、そのダウンエツジで内部をリセットする。

ＮＯＲゲート２８は、その各入力端子から入力されるイ
ンバータ２６の出力、Ｆ／Ｆ２５のＱ出力あるいはＦ／
Ｆ２７のＱ出力のいずれかがハイレベルの時にはローレ
ベルの信号を、インバータ２６の出力、Ｆ／Ｆ２５及び
２７の各Ｑ出力が全てローレベルの時にはハイレベルの
信号をそれぞれ出力する。

なお、このＮＯＲゲート２８から出力される信号が第１
図のＲＡＭ７からデータを読み出すためのリード信号で
あり、それをＣＰＵＩＩから送出されるリード信号／Ｒ
ＥＡＤと区別するために／ＲＥＡＤ　’で表わす。

負論理のＯＲゲート２９は、その各入力端子から入力さ
れるリセット信号／ＲＥＳＥＴあるいはＦ／Ｆ２７の／
Ｑ出力がローレベルの時に出方端子からローレベルの信
号を出力して、Ｆ／Ｆ２５をリセット状態にする。

第４図は、第１図のインプットラッチ８の構成例を示す
回路図である。

このインプットラッチ８は９個のＦ　／　Ｆ　８　ｏ〜
８８から構成され、その各Ｆ／Ｆ８ｏ〜８８はそれぞれ
インプットデータＤｏ−Ｄａの各１ビツトデータを、Ｃ
ＰＵＩＩからライト／リードコントローラ５を介して送
られてくるライト信号／ＷＲＩＴＥを図示しないインバ
ータで反転したＷＲＩＴＥのアップエツジでラッチして
ＲＡＭ７へ出力する。

また、各Ｆ／Ｆ８ｏ〜８８はリセット信号／ＲＥＳＥＴ
のダウンエツジでリセットする。

なお、第１図のアウトプットラッチ１０も第４図のイン
プットラッチと略同様な構成であるので、その図示及び
説明を省略する。

次に、このように構成した実施例の作用について、第５
図以降を参照して具体的に説明する。

第５図は第１図のライト／リードコントローラ５の処理
動作を示すフローチャート、第６図及び第７図はそれぞ
れその書き込み動作及び読み出し動作を示すタイミング
チャートである。

第５図において、このルーチンはＣＰＵＩ　１からのリ
セット信号／ＲＥＳＥＴがローレベルになるとスタート
し、まずステップ１で第１図に示したライト／リードコ
ントローラ５内の各部をリセット（初期化）した後、ス
テップ２でフラグコントローラ６内のエンプティフラグ
をＯＮにし、さらにステップ３でＣＰＵＩＩからのイン
プットデータＤＯ〜Ｄ８を直接アウトプットラッチ１０
にラッチできるようにデータセレクタ９のデータ入力部
を切り換える。

次に、ステップ４でライト信号／ＷＲＩＴＥののダウン
エツジを待ち、第２図のＦ／Ｆ２０がそのダウンエツジ
を検出すると、ステップ５でこの時のフラグコントロー
ラＢ内のエンプティフラグをチエツクする。

ＦＩＦＯ回路のメモリ（ＲＡＭ７及びアウトプットラン
チ１０）内には最初はデータが存在しないので、エンプ
ティフラグがＯＮ状態になっているからステップ６へ進
み、ライト信号／ＷＲＩＴＥを図示しないインバータで
反転してアウトプットランチ１０に入力して、アウトプ
ットラッチ１０がそのアップエツジでｃｐｔＮｌからの
最初のインプットデータＤＡＴＡ１をラッチした後、ス
テップ７でエンプティフラグがＯＮ状態か否かをチエツ
クする。

そして、この時はまだエンプティフラグがＯＮ状態なの
で、ステップ８でそれをＯＦＦにし、ステップ９でＲＡ
Ｍ７内のデータをアウトプットランチ１０にラッチでき
るようにデータセレクタ９のデータ入力部を通常の状態
に復帰させた後ステップ１０へ進み、最初はＲＡＭ７に
はデータが存在せず、当然ながらフラグコントローラ６
内のフルフラグはＯＦＦ状態を保持しているため、再び
ステップ４に戻ってライト信号／ＷＲＩＴＥがダウンエ
ツジになるのを待つ。

そして、ライト信号／ＷＲＩＴＥがダウンエツジになっ
た時点で、今度はエンプティフラグがＯＦＦ状態なので
ステップ１１へ進み、ライト信号／ＷＲＩＴＥを図示し
ないインバータで反転してインプットラッチ８に入力し
て、そのインプットラッチ８がそのアップエツジでＣＰ
ＵＩ　１からの第８図（つ）に示す次のインプットデー
タＤＡＴＡ２をラッチした後、ステップ１２で同図（ケ
）に示すライト信号／ＷＲＩＴＥ’のアップエツジを待
つ。

なおここで、第２図の各部の動作を第６図のタイミング
チャートによって説明する。

第６図（イ）に示すようにライト信号／ＷＲＩＴＥがロ
ーレベルになると、それをインバータ２１で反転して得
た同図（１）に示す信号がＦ／Ｆ２０に入力されるため
、Ｆ／Ｆ２０はそのアップエツジで同図（ア）に示すフ
ルフラグ信号／ＦＵＬＬ−ＦＬＡＧ　（この時はハイレ
ベル）をラッチして、それを端子Ｑから同図（オ）に示
すように出力する。

また、Ｆ／Ｆ２２は同図（力）に示すクロックパルスＣ
ＬＯＣＫのアップエツジでＦ／Ｆ２０のＱ出力をラッチ
して、その端子Ｑがらは同図（キ）に示すようにハイレ
ベルの信号を、端子／Ｑがらは同図（り）に示すように
ローレベルの信号をそれぞれ出力する。

それによって、ＮＯＲゲート２′５は出方信号であるラ
イト信号／ＷＲＩＴＥ′を同図（ケ）に示すようにロー
レベルにし、またＯＲゲート２４はローレベルの信号を
出力して（この時リセッ１−信号はハイレベルである）
　、Ｆ／Ｆ２０をリセッ１へしてその端子Ｑから出力さ
れる信号を同図（オ）に示すようにローレベルに変化さ
せる。

その後、Ｆ　／　Ｆ　２２は、Ｆ／Ｆ　２０からのロー
レベル信号を同図（力）に示すように１周期経過後のク
ロックパルスのアップエツジでラッチして。

端子Ｑから出力される信号を同図（キ）に示すようにハ
イレベルからローレベルに変化させ、それに対して端子
／Ｑから出力される信号を同図（り）に示すようにロー
レベルからハイレベルに変化させる。

それによって、ＮＯＲゲート２３はライト信号／ＷＲＩ
ＴＥ’を同図（ケ）に示すようにハイレベルに戻す。

なお、このライト信号／ＷＲＩＴＥ’のハイレベルを持
続する時間ＴｗＰ′が、ＲＡＭ７の書込動作に不可欠な
ライトパルスの幅を示しており、このライトパルス幅は
第６図（力）に示すクロックパルスＣＬＯＣＫの周期Ｔ
の幅を異ならせることによって、所望の値に設定するこ
とができる。

第５図のステップ１２に戻り、第６図（ケ）に示したラ
イト信号／ＷＲＩＴＥ’のアップエツジでステップ１３
へ進んで、第６図（つ）に示すインプットランチ８内の
データＤＡＴＡ２をライトポインタ２で指定されたＲＡ
Ｍ７のｎ番地に書き込む（最初は先頭の「Ｏ」番地に書
き込む）。

そして、ステップ１４でライトポインタ２をインクリメ
ント（ｎ＋１）Ｌ、次のステップ７においてエンプティ
フラグは○ＦＦ状態なので直ちにステップ１０へ進み、
フルフラグがＯＦＦならば再度ステップ４に戻って上述
の処理を繰り返す。

その後、第６図（つ）に示す最終データＤＡＴＡ５１２
がＲＡＭ７の５１０番地に格納されると、ステップ１５
へ進んでリート信号／ＲＥＡＤのダウンエツジを待つ。

そして、第３図のＦ／Ｆ２５がリード信号／ＲＥＡＤの
ダウンエツジを検出すると、ステップ１６でアウトプッ
トバッファ４を出力状態にした後、ステップ１７で第７
図（ケ）に示すアウトプットランチ１０内のデータＤＡ
ＴＡ１をアウトグツ１〜バツフア４を通して外部へ出力
すると同時に、ステップ１８でアウトプットバッファ４
をハイインピーダンス状態にしてアウトプットラッチ１
０からのデータの出力を禁止し、ステップ１９でリート
信号／ＲＥＡＤ　’のアップエツジを待つ。

なおここで、第３図の各部の動作を第７図のタイミング
チャートによって説明する。

第７図（イ）に示すようにリード信号／ＲＥＡＤがロー
レベルになると、それをインバータ２６で反転して得た
同図（１）に示す信号がＦ／Ｆ２５に入力されるため、
Ｆ／Ｆ２５はそのアップエツジで同図（ア）に示すエン
プティフラグ信号／ＥＭＰＴＹ−ＦＬＡＧ　（この時は
ハイレベル）をラッチして、それを端子Ｑから同図（オ
）に示すように出力し、またインバータ２６からハイレ
ベル信号が出力されることによって、ＮＯＲゲート２８
の出力端子から出力されるリード信号／ＲＥＡＤ′が同
図（コ）に示すようにローレベルに変化する。

Ｆ／Ｆ２７は、同図（力）に示すクロックパルスＣＬＯ
ＣＫのアップエツジでＦ／Ｆ２５のＱ出力をラッチして
、その端子Ｑからは同図（キ）に示すようにハイレベル
の信号を、端子／Ｑからは同図（り）に示すようにロー
レベルの信号をそれぞれ出力する。

それによって、ＯＲゲート２９はローレベルの信号を出
力して（この時リセット信号はハイレベルである）、Ｆ
／Ｆ２５をリセットしてその端子Ｑから出力される信号
を同図（オ）に示すようにローレベルに変化させる。

その後、Ｆ／Ｆ２７は、Ｆ／Ｆ２５からのローレベル信
号を同図（力）に示すように１周期経過後のクロックパ
ルスのアップエツジでラッチして。

端子Ｑから出力される信号を同図（キ）に示すようにハ
イレベルからローレベルに変化させ、端子／Ｑから出力
される信号を同図（り）に示すようにローレベルからハ
イレベルに変化させる。

それによって、ＮＯＲゲート２８はリード信号／ＲＥＡ
Ｄ　′を同図（コ）に示すようにハイレベルに戻す。

なお、ＴＡはリード信号／ＲＥＡＤ　′のダウンエツジ
から実際にデータの読み出しが始まるまでの時間であり
、それをアクセスタイムという。

第６図のステップ１９に戻り、第７図（コ）に示したリ
ード信号／ＲＥＡＤ　’のアップエツジでステップ２０
へ進んで、リードポインタ３で指定されたＲＡＭ７のｎ
番地に格納されているデータを読み出しく最初は先頭の
ｒＱＪ番地から読み出す）、ステップ２１でリードポイ
ンタ３をインクリメント（ｎ＋１）した後ステップ２２
へ進み、最初はフルフラグがＯＮ状態なので、ステップ
２３でそれをＯＦＦにした後ステップ２４へ進む。

そして、このステップ２４においてエンプティフラグが
ＯＦＦならばステップ１５に戻ってこの処理を繰り返す
。

また、ＲＡＭ７内のデータが全て読み出されるとエンプ
ティフラグがＯＮ状態になるので、再びステップ３に戻
って上述の処理を繰り返す。

なお、インプットラッチ８の各Ｆ／Ｆ８ｏ〜８８をＣ−
ＭＯ８素子で構成した場合、第６図に示すようなライト
パルス幅Ｔｗｐ及びデータセットアツプタイムＴＤＳが
２０〜３０ｎＳｅｃ程度で充分になり、ＦＩＦ○回路と
他の回路とのインタフェースが高速化できる。

〔発明の効果〕

以上説明したように、この発明によるＦＩＦ○回路によ
れば、ＲＡＭのデータ入力部に入力データをラッチする
インプットラッチを設けたので。

ＲＡＭのアクセス時間を速くすることなく、高速で効率
のよい書き込みが行なえる。

また、ＲＡＭの出力部に、そのＲＡＭの出力データと入
力データのいずれかを選択して出力するデータセレクタ
と、このデータセレクタの出力をラッチするアウトプッ
トラッチとを設けたので、ＲＡＭのアクセス時間を速く
することなく、高速で効率のよい読み出しが行なえる。

さらに、ＲＡＭのデータ入力部及び出力部にそれぞれ上
述の各部を設けると、ＲＡＭのアクセス時間を速くする
ことなく、高速で効率のよい書き込みと読み出しが行な
えるので、より効果的となる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるＦＩＦＯ回路の構成
を示すブロック回路図。 第２図は第１図におけるライト／リードコントローラ内
のライト信号発生回路の構成例を示す回路図、 第３図は第１図におけるライト／リードコントローラ内
のリード信号発生回路の構成例を示す回路図。 第４図は第１図のインプットラッチの構成例を示す回路
図、 第５図は第１図のライト／リードコントローラの処理動
作を示すフロー図、 第６図はそのライト／リードコントローラの書き込み動
作を示すタイミング図、 第７図は同じくその読み出し動作を示すタイミング図、 第８図は従来のＦＩＦ○回路の構成例を示すブロック回
路図、 第９図はそのＦＩＦＯ回路の書き込み動作の一部を示す
タイミング図、 第１０図は同じくその読み出し動作の一部を示すタイミ
ング図である。 １・・・ＦＩＦＯ回路 ２・・・ライトポインタ ３・・・リードポインタ ４・・・アウトプットバッファ ５・・・ライト／リードコントローラ ６・・・フラグコントローラ ７・・・スタティックＲＡＭ ８・・・インプットラッチ ９・・・データセレクタ １０・・アウトプットラッチ １１　°マイクロコンピュータ

Claims (1)

1. 【特許請求の範囲】 １　入力データをＲＡＭの先頭アドレスから順次書き込
   んだ後、該ＲＡＭの先頭アドレスから順次そのデータを
   読み出して出力するＦＩＦＯ回路において、 前記ＲＡＭのデータ入力部に入力データをラッチするイ
   ンプットラッチを設けたことを特徴とするＦＩＦＯ回路
   。 ２　入力データをＲＡＭの先頭アドレスから順次書き込
   んだ後、該ＲＡＭの先頭アドレスから順次そのデータを
   読み出して出力するＦＩＦＯ回路において、 前記ＲＡＭのデータ出力部に、該ＲＡＭの出力データと
   前記入力データのいずれかを選択して出力するデータセ
   レクタと、このデータセレクタの出力をラッチするアウ
   トプットラッチとを設けたことを特徴とするＦＩＦＯ回
   路。