KR100428863B1 - 고속 비동기 전송 모드 물리계층 처리장치의 프로세서정합 장치 - Google Patents

고속 비동기 전송 모드 물리계층 처리장치의 프로세서정합 장치 Download PDF

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KR100428863B1
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/30—Peripheral units, e.g. input or output ports
    • H04L49/3081—ATM peripheral units, e.g. policing, insertion or extraction

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
고속으로 처리되는 ATM 물리계층 처리장치를 프로세서가 기록/판독, 컨트롤, 상태 모니터링 및 인터럽트를 처리하기 위한 프로세서 정합 장치에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
프로세서에서 출력되는 컨트롤 신호를 이용하여 고속으로 동작하는 ATM 물리계층 처리장치의 레지스터에 입력되는 클럭 신호를 발생시킴으로써 프로세서가 ATM 물리계층 처리장치의 레지스터를 비동기적으로 억세스 할 수 있는 프로세서 정합 장치를 제공함.
3. 발명의 해결 방법의 요지
프로세서로부터 판독/기록 컨트롤 신호를 수신하여 적어도 기록 신호를 생성하는 판독/기록 컨트롤러 블럭, 상기 프로세서로부터 데이터 신호와 어드레스 신호를 수신하고 상기 기록 신호를 수신하여 제어 신호를 생성하는 레지스터 블럭 및 상기 레지스터 블럭으로부터 제어 신호를 수신하고 상기 ATM 물리계층 처리장치로부터 적어도 하나의 인터럽트 신호를 수신하여 상기 프로세서로 출력되는 IRQ를 생성하는 인터럽트 멀티플렉서 블럭을 포함함.
4. 발명의 중요한 용도
고속 ATM 물리계층 처리장치에 이용됨.

Description

고속 비동기 전송 모드 물리계층 처리장치의 프로세서 정합 장치{Processor Matching Device of High Speed Asynchronous Transfer Mode Physical Layer Processing Device}
본 발명은 비동기 전송 모드(Asynchronous Transfer Mode, ATM) 물리계층 처리 장치에 관한 것으로, 보다 상세하게는 고속으로 처리되는 ATM 물리계층 처리장치를 프로세서가 기록/판독, 컨트롤, 상태 모니터링 및 인터럽트를 처리하기 위한 프로세서 정합 장치에 관한 것이다.종래의 저속 ATM 물리계층 처리장치의 경우는 프로세서가 동기적으로 액세스 할 수 있기 때문에 프로세서가 ATM 물리계층 처리장치 내부의 레지스터 값을 기록/판독(write/read)하는 데 문제가 없으나, 155 Mbps 및 622 Mbps 등 고속으로 동작하는 ATM 물리계층 처리장치를 프로세서가 컨트롤하는 경우에 기존의 프로세서 정합 장치를 이용하게 되면 다음과 같은 문제점이 있다.
첫째, 프로세서와 ATM 물리계층 처리장치간에 그 동작 속도에 있어서 월등한 차이가 있기 때문에 동기적으로는 프로세서가 ATM 물리계층 처리장치의 레지스터 값을 기록하거나 판독할 수 없는 문제가 있다.
둘째, 셀 카운터 값과 같이 ATM 물리계층 처리장치에서 빨리 변하는 신호를 프로세서가 모니터링하기 위해서 프로세서는 셀 카운터 값을 판독하여야 하는데ATM 물리계층 처리장치의 속도가 워낙 빠르기 때문에 프로세서가 ATM 물리계층 처리장치의 정확한 값을 판독할 수 없다는 문제가 있다.
세째, ATM 물리계층 처리장치를 초기화 하거나 레지스터의 값을 변화 시킬 때 이들 값의 영향으로 장치가 오동작 할 수 있는 문제점이 있다. 즉 ATM 물리계층 처리장치가 빠른 속도로 동작하는 과정에서 프로세서가 ATM 물리계층 처리장치로 입력되는 레지스터 값, 예를 들어 환경 설정(configuration) 레지스터의 값을 변경시킬 경우에 상이한 동작 속도 때문에 변경된 레지스터 값이 ATM 물리계층 처리장치로 입력되는 과정에서 오동작을 일으킬 수 있는 문제점이 있다. 이러한 문제점을 회피하기 위한 방법으로 ATM 물리계층 처리장치를 리셋시킬 수 있으나 이러한 방법에 의하면 환경 구성 레지스터까지 리셋되기 때문에 전체 환경 구성 레지스터를 다시 설정해야 하는 문제점이 있다.
네째, ATM 물리계층 처리장치가 초기화 후에 구동될 때 발생하는 여러 인터럽트 신호 중에는 필수적으로 프로세서가 모니터링 해야 하는 경우도 있으나 많은 경우에는 무시해도 무방한 인터럽트 신호가 있음에도 불구하고 모든 인터럽트 신호에 대해 프로세서가 응답하여 동작하는 경우 프로세서에 많은 부하가 걸리는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제를 해결하기 위해 안출된 것으로서, 프로세서에서 출력되는 컨트롤 신호를 이용하여 고속으로 동작하는 ATM 물리계층 처리장치의 레지스터에 입력되는 클럭 신호를 발생시킴으로써 프로세서가 ATM 물리계층 처리장치의 레지스터를 비동기적으로 억세스 할 수 있는 프로세서 정합 장치를 제공함에 그 목적이 있다.
또한, 본 발명은 래치/클리어 레지스터를 포함함으로써 ATM 물리계층 처리장치에서 빠르게 변하는 카운터의 값을 프로세서가 안정적으로 기록/판독하고 클리어시킬 수 있도록 하는 프로세서 정합 장치를 제공함에 다른 목적이 있다.
그리고, 본 발명은 ATM 물리계층 처리장치의 내부로직의 리셋과 컨트롤 레지스터의 리셋을 분리시킴으로써 ATM 물리계층 처리장치의 초기화 및 레지스터 값 변경시 ATM 물리계층 처리장치의 동작을 멈추게 하여 오동작을 방지하는 프로세서 정합 장치를 제공함에 또 다른 목적이 있다.
나아가, 본 발명은 ATM 물리계층 처리장치의 동작 컨트롤, 환경 변수 설정, 인터럽트 인에이블/디스에이블 및 상태 카운터 컨트롤를 위해 프로세서가 해당 값을 설정할 수 있는 프로세서 정합 장치를 제공함에 또 다른 목적이 있다.
또한, 본 발명은 리셋 컨트롤 레지스터의 리셋을 다른 레지스터의 리셋과 구별시키고 리셋 컨트롤 레지스터의 리셋을 자동적으로 디스에이블시킴으로써 레지스터 전체가 리셋되어도 리셋 컨트롤 레지스터는 스스로 정상 동작되는 프로세서 정합 장치를 제공함에 또 다른 목적이 있다.
그리고, ATM 물리계층 처리장치에서 동작 중 발생하는 각종 인터럽트 신호 중에서 선택적으로 프로세서에 IRQ 신호를 전달하는 프로세서 정합 장치를 제공함에 또 다른 목적이 있다.
본 발명이 속한 기술 분야에서 통상의 지식을 가진 자는 본 명세서의 도면, 발명의 상세한 설명 및 특허청구범위로부터 본 발명의 다른 목적 및 장점을 쉽게 인식할 수 있다.
도1은 본 발명에 따른 프로세서 정합 장치의 전체 블럭도,
도2는 본 발명에 따른 프로세서 정합 장치의 타이밍도,
도3은 도1의 인터럽트 멀티플렉서 블럭의 상세 회로도,
도4a 및 도4b는 도1의 리셋/인터럽트 컨트롤 레지스터 블럭의 상세 회로도,
도5는 도1의 환경 구성 레지스터의 상세 회로도,
도6은 도1의 상태 카운터 컨트롤 레지스터 블럭의 상세 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
101: 어드레스 디코더 블럭
103: 판독/기록 컨트롤러 블럭
105: 레지스터 멀티플렉서 블럭
107:리셋/인터럽트 컨트롤 레지스터 블럭
109: 인터럽트 멀티플렉서 블럭
111:환경 설정 레지스터 블럭
113: 상태 카운터 컨트롤 레지스터 블럭
상기와 같은 목적을 달성하기 위해 본 발명은, 프로세서와 고속 비동기 전송 모드(ATM) 물리계층 처리장치간을 비동기적으로 인터페이싱하는 프로세서 정합 장치에 있어서, 상기 프로세서로부터 판독/기록 컨트롤 신호(RDB, WDB, CS)를 수신하여 적어도 기록 신호(Write_en)를 생성하는 판독/기록 컨트롤러 블럭, 상기 프로세서로부터 데이터 신호(Data_In)와 어드레스 신호(Add_decode)를 수신하고 상기 기록 신호(Write_en)를 수신하여 제어 신호를 생성하는 레지스터 블럭 및 상기 레지스터 블럭으로부터 제어 신호를 수신하고 상기 비동기 전송 모드(ATM) 물리계층 처리장치로부터 적어도 하나의 인터럽트 신호를 수신하여 상기 프로세서로 출력되는 인터럽트 요청 신호(IRQ)를 생성하는 인터럽트 멀티플렉서 블럭을 포함하는 프로세서 정합장치를 제공한다.상술한 목적, 특징 및 장점들은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 우선 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.도1은 본 발명에 따른 프로세서 정합 장치의 전체 블럭도이다. 도면에 도시된 바와 같이 본 발명에 따른 프로세서 정합 장치는 인터럽트 멀티플렉서 블럭(109), 어드레스 디코더 블럭(101), 판독/기록 컨트롤러 블럭(103), 레지스터 멀티플렉서 블럭(105), 리셋/인터럽트 컨트롤 레지스터 블럭(107), 환경 설정(configuration) 레지스터(111) 및 상태 카운터 컨트롤 레지스터 블럭(113)으로 구성된다.
어드레스 디코더 블럭(101)은 프로세서로부터 입력되는 n 비트 직렬 신호(Address, 125)를 디코딩해서 2n의 병렬 신호(Add_decode, 137)로 만들어 프로세서가 해당 레지스터에 억세스 할 수 있도록 컨트롤한다.
본 발명에서는 ATM 물리 계층 처리 장치의 레지스터를 크게 판독/기록 레지스터(Read/Write Register)와 판독 전용 레지스터(Read only Register)로 구분한다.
판독/기록 레지스터는 본 발명에 따른 정합장치 내부에 플립플롭으로 구성되어 있으며, 리셋/인터럽트 컨트롤 레지스터 블럭(107), 환경 설정 레지스터 블럭(111) 및 상태 카운터 컨트롤 레지스터 블럭(113)이 이에 해당한다. 프로세서에서 값을 세팅하거나 기 설정된 초기 값을 이용할 수 있다.
판독 전용 레지스터는 ATM 물리계층 처리장치 안에 존재하는 레지스터로서 ATM 물리계층 처리장치 내부로직의 동작에 따라 변하는 값이 된다. 동작중 발생하는 인터럽트나 동작상태, 그리고 성능의 측정을 위한 각종 카운터 레지스터로 구성 되어있고 외부 프로세서는 단지 이러한 값을 판독하거나 클리어 시킬 수 있다. 본 발명에 따른 정합 장치에서는 인터럽트 멀티플렉서 블럭(109)이 이에 해당한다.
ATM 물리계층 처리장치가 동작을 하는 과정에서의 정보, 예를 들어 셀 카운터 값, 동작 상태 및 인터럽트 상태 값은 프로세서 즉 외부의 유저가 변경시킬 성질의 것이 아니라 단지 판독하는 것으로 그 의미가 있는 것이므로 이러한 정보를 프로세서로 출력시키는 레지스터는 판독 전용 레지스터로 구성하여 프로세서가 임의로 값을 변경시킬 수 없도록 구성함으로써 프로세서는 이러한 정보가 ATM 물리계층 처리장치가 동작하는 과정에서 발생한 값인 것으로 구분하여 인식할 수 있으며, ATM 물리계층 처리장치의 오동작을 방지할 수 있다.
이러한 레지스터의 어드레스 값을 멀티플렉싱 해서 프로세서가 읽어 갈 수 있도록하는 것이 레지스터 멀티플렉서 블럭(105)이다. 레지스터 멀티플렉서 블럭(105)은 인터럽트 멀티플렉서 블럭(109), 리셋/인터럽트 컨트롤 레지스터 블럭(107), 환경 설정 레지스터 블럭(111), 상태 카운터 컨트롤 레지스터 블럭(113) 및 ATM 물리계층 처리장치로부터 입력되는 카운터/상태 레지스터 값을 해당 레지스터의 주소와 함께 계속 수신하고 있는 상태에서 판독/기록 컨트롤러 블럭(103)으로부터의 판독 신호(Read_en*, 131) 및 어드레스 디코더 블럭(101)으로부터의 어드레스 신호를 수신하면 당해 어드레스에 해당하는 레지스터의 값을 데이터 출력 버스(Data_Out)에 실어서 프로세서가 판독할 수 있도록 한다.
판독/기록 컨트롤러 블럭(103)은 프로세서가 ATM 물리계층 처리장치와 비동기적으로 인터페이스 하기위해 수신한 신호 RDB*, WDB* 및 CS* 를 이용하여 기록 신호(Write_en*, 135), 판독 신호(Read_en*, 131) 및 버스 컨트롤 신호(Bus_con, 133)를 발생시킨다. 여기서 '*'는 당해 신호가 액티브 로우(active low) 신호인 것을 의미한다. 이하의 상세한 설명 전반에서도 동일한 의미로 사용된다.
그러나, 본 발명의 상세한 설명에서 액티브 로우(active low)/액티브 하이(active high)로 정의되는 신호는 본 발명의 일실시예로서 설명되는 것이고 본 발명이 속한 기술분야에서 통상의 지식을 가진자는 신호의 액티브 로우(active low)/액티브 하이(active high) 구현이 용이하게 변경될 수 있음은 자명한 것이다.
예를 들어 본 발명의 상세한 설명에서 기록 신호(Write_en*)는 액티브 로우로 정의되어 있으나 본 발명이 속한 기술 분야에서 통상의 지식을 가진자는 용이하게 기록 신호(Write_en*)가 액티브 하이로 정의되도록 구현할 수 있는 것이다. 따라서 본 발명의 보호범위는 본 발명의 상세한 설명에서 정의된 액티브 로우 또는 액티브 하이 신호 각각이 구현되는 장치, 레지스터 및 레지스터 블럭에 한정되지 않는 것으로 이해되어야 한다.판독/기록 컨트롤러 블럭(103)은 프로세서로 부터 RDB*, WDB* 및 CS* 신호를 입력받아 정합장치 내부에서 필요로 하는 신호 Read_en*(131), Write_en*(135) 및 Bus_con(133)를 다음과 같이 발생시킨다.Read_en* = CS* or RDB*Write_en* = CS* or WDB*Bus_con = CS* or RDB*Read_en* 신호(131)는 레지스터 멀티플렉서 블럭(105)으로 출력되어 프로세서가 특정 레지스터의 값을 판독하도록 컨트롤하는데 이용된다. 즉 레지스터 멀티플렉서 블럭(105)은 Read_en* 신호(131)와 어드레스 디코더 블럭(101)으로부터 출력되는 신호를 이용하여 어드레스 값을 멀티플렉싱 해서 데이터 출력 버스(Data_out)에 실어준다. 데이터 버스는 양방향 버스이므로 방향 컨트롤은 Bus_con 신호(133)를 이용하여 수행하도록 한다. Write_en* 신호(135)는 이하에서 설명될 각 레지스터로 출력되어 당해 레지스터에서 클럭 신호로 사용된다.
리셋/인터럽트 컨트롤 레지스터 블럭(107)은 어드레스 디코드 신호(137) 및 Write_en*(135)를 이용하여 데이터 입력 버스(Data_In, 123)로부터 출력되는 데이터를 수신하고 인터럽트 컨트롤 신호(disable_reg, 129)를 인터럽트 멀티플렉서 블럭(109)으로, 리셋 컨트롤 신호(141)를 ATM 물리계층 처리장치의 내부 로직으로 각각 출력시킴으로써 리셋 및 인터럽트를 컨트롤한다.
인터럽트 멀티플렉서 블럭(109)은 ATM 물리계층 처리장치에서 동작중 발생하는 각종 인터럽트 신호를 모아서 리셋/인터럽트 컨트롤 레지스터 블럭(107)으로부터 입력되는 인터럽트 컨트롤 신호(disable_reg, 129)를 이용하여 프로세서로 인터럽트 요청 신호(IRQ*, 192)를 발생시킨다.
환경 설정 레지스터 블럭(111)은 프로세서로부터 ATM 물리계층 처리장치의 환경 변수 값을 수신함으로써 프로세서가 직접 ATM 물리계층 처리장치의 환경을 설정할 수 있도록 한다(로직 설정 신호 참조, 143).
상태 카운터 컨트롤 레지스터 블럭(113)은 빠르게 변하는 ATM 물리계층 처리장치의 내부 카운터 값을 읽을 수 있도록 카운터 래치 신호 및 카운터 클리어 신호(145)를 당해 카운터로 출력시킨다.
Logic_clk(139)은 ATM 물리계층 처리장치의 내부 클럭으로서 후술되는 바와 같이 상태 카운터 컨트롤 레지스터 블럭(113)에서 프로세서로부터 입력되는 신호에 대해 리타이밍(retiming)을 수행하여 ATM 물리계층 처리장치로 전송하기 위해 사용되는 클럭이다.
도2는 본 발명에 따른 프로세서 정합 장치의 타이밍도이다. 도면의 Read_en* 신호(131)의 타이밍도를 살펴보면, [a, b] 구간에서 프로세서가 레지스터의 값을 판독할 수 있다. 한편, Write_en* 신호(135)의 타이밍도를 살펴 보면, c 지점(Write_en* 신호(135)의 상향 에지(Rising edge)) 에서 정합 장치의 내부 레지스터로 값을 쓴다. 즉 내부 레지스터를 구성하는 플립플롭의 클럭으로 사용된다.도3은 도1의 인터럽트 멀티플렉서 블럭(109)의 상세 회로도이다.인터럽트 멀티플렉서 블럭(109)은 동작중에 발생하는 모든 인터럽트 신호를 인터럽트 컨트롤 신호(disable_reg, 129)- 도3에 도시된 일실시예의 경우, 인터럽트 컨트롤 신호(disable_reg, 129)는 disable_reg1 내지 disable_reg3으로 구성됨(331 내지 333) -에 의해 디스에이블 및 인에이블 시킬수 있고 이들 인터럽트를 합해서 인터럽트 요청 신호(IRQ*, 129)로 출력을 하여 프로세서로 하여금 인터럽트 발생여부를 알리고 또한 인터럽트 플레그 레지스터(int_flag_reg, 341 내지 343)를 이용하여 어떠한 인터럽트가 발생하였는지를 알린다.도면에 도시된 바와 같이 ATM 물리계층 처리장치로부터 입력되는 인터럽트 신호를 무시 가능한 인터럽트 신호군(제1 인터럽트 신호군 및 제2 인터럽트 신호군)과 필수적으로 프로세서로 전달되어야 하는 인터럽트 신호군(제3 인터럽트 신호군)으로 분리하여 전체 인터럽트 인에이블 신호(inten, 351)를 디스에이블로 설정(inten=0)하여도 제3 인터럽트 신호군에서 발생한 인터럽트 신호에 대해서는 프로세서로 IRQ* 신호(129)가 활성화되어 전달될 수 있도록 구성한다.한편, 각 인터럽트 신호군 내에서 발생한 인터럽트 신호는 NAND 게이트(303, 313 및 323)를 통과하도록 하여 예를 들어 제1 인터럽트 신호군 내에서 적어도 하나의 인터럽트 신호가 활성화된 경우(interrupt=0) NAND 게이트(303)의 출력이 1이 되도록 하고 제2 인터럽트 신호군에서 발생하여 NAND 게이트(313)를 통과한 출력 신호와 함께 NOR 게이트(305)를 통과하도록 하여 제1 인터럽트 신호군 및 제2 인터럽트 신호군 내에서 적어도 하나의 인터럽트 신호가 활성화된 경우(interrupt=0) OR 게이트(307)의 입력 신호가 0이 되도록한다.한편, 각 인터럽트 신호군에서 발생한 인터럽트 신호는 인터럽트 플래그 레지스터 신호(int_flag_reg, 341 내지 343)로 출력되도록 하여 어떠한 인터럽트 신호가 활성화되었는지 여부를 프로세서로 출력한다. 이러한 구성은 제3 인터럽트 신호군에 대해서도 동일하다. 즉 IRQ* 신호(129)는 인터럽트가 활성화 되었는지에 대한 정보를 제공하고(IRQ*=0이면 인터럽트 신호 발생을 의미), int_flag_reg 신호(341 내지 343)는 어떠한 인터럽트 신호가 활성화 되었는지에 대한 정보를 제공하게 된다.인터럽트 컨트롤 신호(disable_reg, 331 내지 333)는 후술되는 바와 같이 리셋/인터럽트 컨트롤 레지스터 블럭(107)으로부터 입력되는 신호(disable_reg, 129)로서 각 인터럽트 신호군의 개개의 인터럽트 신호와 논리합(301, 311 및 321)되도록 구성되어 있다. 따라서 특정 인터럽트 신호에 대해서 disable_reg 신호를 1로 설정하게 되면 인터럽트 디스에이블 신호가 활성화되기 때문에 당해 인터럽트 신호가 활성화되어도 무시(don't care)되어 종국적으로 IRQ* 신호(129)의 활성화에는 전혀 영향을 미치지 않고 int_flag_reg 신호(341 내지 343)에서도 당해 인터럽트 신호가 디스에이블된 것으로 출력된다.도4a 및 도4b는 도1의 리셋/인터럽트 컨트롤 레지스터 블럭(107)의 상세 회로도이다.우선, 도4a에 도시된 모든 레지스터는 판독/기록 컨트롤러 블럭(103)으로부터 입력되는 Write_en* 신호(135)를 클럭으로 사용하고, 어드레스 디코더 블럭(101)으로부터 입력되는 어드레스 디코드 신호(Add_decode, 137)에 의해 선택된 특정의 레지스터에 대해서만 데이터 입력 버스(Data_In, 121)로부터 입력되는 신호를 저장할 수 있도록 구성되어 있다. 데이터 입력 버스(Data_In, 121)로부터 입력되는 신호는 리셋 컨트롤 신호 및 인터럽트 컨트롤 신호 설정 값이 될 수 있다. 본 발명에 따른 리셋/인터럽트 컨트롤 레지스터 블럭(107)의 내부 레지스터들은 적어도 2비트 이상의 신호를 저장할 수 있는 것이 바람직하다.예를 들어, 레지스터(407)는 리셋 컨트롤 레지스터로서 데이터 버스(Data_In, 121)를 통해 프로세서로부터 입력되는 2비트의 리셋 컨트롤 값을 저장하여 cntreg1 신호(417)로 출력시킴으로써 본 발명에 따른 정합 장치 내부의 레지스터 리셋 신호(Rst_reg, 427), 자기 자신 즉 리셋 컨트롤 레지스터 리셋 신호(Rst_cnt, 429) 및 ATM 물리계층 처리장치 내부 로직의 리셋 신호(Rst_logic, 141)를 발생시킨다(도4b 참조).또한 레지스터(403)는 인터럽트 컨트롤 레지스터로서 데이터 입력 버스(Data_In, 121)를 통해 프로세서로부터 입력되는 인터럽트 컨트롤 값을 저장하여 도3의 각 인터럽트 신호군에 대응하는 인터럽트 컨트롤 신호(disable_reg, 129)로 출력하기 때문에 인터럽트 컨트롤 레지스터는 대응하는 인터럽트 신호군의 인터럽트 신호 개수에 대응하는 비트를 저장할 수 있어야 한다.예를 들어, 도3의 제1 인터럽트 신호군은 6개의 인터럽트 신호로 구성되어 있기 때문에 disable_reg1 신호(331)를 출력하는 레지스터(403)는 최소한 6비트를 저장할 수 있는 레지스터이다.도4b는 도4a의 리셋 컨트롤 레지스터(407)로부터 출력되는 cntreg1 신호(417) 및 외부 장치로부터 입력되는 리셋 신호(HW 리셋*, 431)를 기초로 본 발명에 따른 정합 장치 내부의 레지스터 리셋 신호(Rst_reg, 427), 자기 자신 즉 리셋 컨트롤 레지스터 리셋 신호(Rst_cnt, 429) 및 ATM 물리계층 처리장치 내부 로직의 리셋 신호(Rst_logic, 141)를 발생시키는 회로도로서 리셋/인터럽트 컨트롤 레지스터 블럭(107)의 일부를 구성한다.다음의 표1은 입력 신호와 출력 신호의 관계를 나타내는 테이블이다.
입력 신호 출력 신호
HW 리셋* (431) SW 리셋 (cntreg1(0)) HOLD (cntreg1(1)) Rst_logic* (141) Rst_reg* (427) Rst_cnt* (429)
0 0 0 0 0 0
0 0 1 0 0 0
0 1 0 0 0 0
0 1 1 0 0 0
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1 0 1 0 1 1
1 1 0 0 0 0→1
여기서 SW 리셋은 cntreg1 신호(417) 중 0번째 비트값을 의미하며 HOLD는 cntreg1 신호(417) 중 1번째 비트값을 의미한다. cntreg1 신호(417)는 모두 액티브 하이(active high)이다.한편, Rst_logic* 신호(141)는 그 값이 0일때 활성화되어 ATM 물리계층 처리장치 내부의 모든 로직을 리셋시키는 컨트롤 신호이고, Rst_reg* 신호(427)는 그 값이 0일 때 활성화되어 본 발명에 따른 정합 장치에서 리셋 컨트롤 레지스터를 제외한 내부 레지스터 전부를 리셋 시키는 컨트롤 신호이며, Rst_cnt* 신호(429)는 리셋 컨트롤 레지스터를 리셋시키는 컨트롤 신호이다. 즉 본 발명에 따른 정합 장치는 ATM 물리계층 처리장치 내부의 로직, 정합 장치 내부의 레지스터 및 리셋 컨트롤 레지스터의 리셋을 모두 분리하였다.표1에 나타난 바와 같이 HW 리셋* 신호(431)가 활성화(HW 리셋*=0)되면 정합 장치는 물론 ATM 물리계층 처리장치의 모든 로직이 리셋된다(Rst_logic*=Rst_reg*=Rst_cnt*=0). HW 리셋* 신호(431)가 비활성화(HW 리셋*=1)된 상태에서 SW 리셋 = 1, HOLD =0 이면 모든 로직이 리셋 (Rst_logic*=Rst_reg*=Rst_cnt*=0)되었다가 한 클럭 이후에 Rst_cnt*(429)는 리셋이 자동적으로 해제(Rst_cnt*=1)된다. 이는 도4b에서 D 플립 플롭(421), NOT 게이트(433) 및 OR 게이트(423)로 1 클럭 동안만 Rst_cnt* 신호(429)를 로우로 변환시킨 후 다시 1로 복원되도록 구성함으로써 가능하다. 이로써 HW 리셋* 신호(431)에 의한 전체 로직이 리셋되는 경우와 달리, SW 리셋 신호에 의해 전체 로직을 리셋시키되 리셋 컨트롤 레지스터(407)는 스스로 리셋이 해제되도록 함으로써 리셋 후 자동적으로 디폴트 값으로 동작하게 된다.
HW 리셋* 신호(431)가 비활성화(HW 리셋*=1)된 상태에서 SW 리셋 = 0, HOLD = 1 이면 ATM 물리계층 처리장치 내부의 로직만 리셋되고(Rst_logic*=0) 본 발명에 따른 정합 장치 내부의 레지스터는 정상 동작(Rst_reg*=Rst_cnt*=1)되기 때문에 초기화 시, ATM 물리계층 처리장치 내부의 로직은 리셋시키고, 정합 장치 내부의 레지스터 세팅 후 HOLD = 0으로 하여 ATM 물리계층 처리장치를 다시 동작시키게 되면 동작 속도가 프로세서와 상이한 ATM 물리계층 처리장치의 오동작을 방지할 수 있게 된다.도5는 도1의 환경 설정 레지스터 블럭(111)의 상세 회로도로서, 도면에 도시된 바와 같이 환경 설정 레지스터 블럭(111)은 ATM 물리계층 처리장치에서 동작하는데 필요한 환경값 및 초기값 오버헤드 세팅 값 등이 프로세서에 의해 세팅되어 저장되도록 구성되어 있다. 레지스터(501)에 저장된 값은 로직 설정 신호(143, 도1 참조)로서 ATM 물리계층 처리장치로 출력된다. 레지스터를 구성하는 플립플롭의 클럭 으로 Write_en* 신호(135)를 이용하고 플립플롭의 리셋은 레지스터 리셋 신호(Rst_reg*, 427)를 이용하는 것은 도4의 리셋/인터럽트 컨트롤 레지스터 블럭(107)의 경우와 같다.도6은 도1의 상태 카운터 컨트롤 레지스터 블럭(113)의 상세 회로도로서, 도면에 도시된 바와 같이 상태 카운터 컨트롤 레지스터 블럭(113)은 카운터 래치 레지스터(601), 카운터 클리어 레지스터(611) 및 상기카운터 래치 레지스터(601) 및 카운터 클리어 레지스터(611)의 출력 신호를 ATM 물리계층 처리장치의 클럭(Logic_clk, 139)으로 리타이밍시키는 리타이밍 레지스터(603, 605, 613, 615)로 구성된다.카운터 래치 레지스터 신호(Cnt_latch, 607)와 카운터 클리어 레지스터 신호(Cnt_clear, 617)는 하나의 쌍으로 ATM 물리계층 처리장치 내부에서 프로세서가 모니터링 하고자 하는 모든 카운터(미도시)에 각각 한 쌍이 연결되어 있다. 도6에서는 일실시예로 2개의 카운터에 연결되는 카운터 래치 레지스터 신호 및 카운터 클리어 레지스터 신호(Cnt1_latch-Cnt1_clear, Cnt2_latch-Cnt2_clear)가 도시되어 있다.카운터 래치 레지스터 신호(Cnt1_latch 및 Cnt2_latch, 607)는 액티브 로우(active low) 신호로서 0의 값이 카운터로 입력 되면 카운터는 카운터 레지스터(미도시)로 현재 카운터에 저장되어 있는 카운터 값을 래치시키게 된다. 따라서 프로세서는 당해 카운터 레지스터에 래치되어 있는 카운터 값을 판독함으로써 ATM 물리계층 처리장치의 동작 속도보다 느림에도 불구하고 안정적으로 ATM 물리계층 처리장치 내부의 카운터 값을 모니터링 할 수 있게 된다.카운터 클리어 레지스터 신호(Cnt1_clear 및 Cnt2_clear, 617)도 상기의 카운터 래치 레지스터 신호(Cnt1_latch 및 Cnt2_latch)와 마찬가지고 액티브 로우(active low) 신호로서 0의 값이 카운터로 입력 되면 현재 카운터 레지스터에 저장되어 있는 카운터 값이 클리어 된다. 따라서 프로세서는 ATM 물리계층 처리장치의 동작 속도보다 느림에도 불구하고 안정적으로 당해 카운터 레지스터에 래치되어 있는 카운터 값을 클리어시킬 수 있게 된다.프로세서가 데이터 입력 버스(Data_In, 121)를 통해 Write_en*(135)을 클럭으로 사용하는 카운터 래치 레지스터(601) 또는 카운터 클리어 레지스터(611)로 1 값을 쓰면 ATM 물리계층 처리장치의 클럭(Logic_clk)을 사용하는 레지스터(603, 605, 613 및 615)를 통해 Logic_clk(139)으로 리타이밍하여 ATM 물리계층 처리장치로 래치 인에이블 및 클리어 신호를 1 클럭 동안 발생시킨다. 이들 신호를 이용하여 ATM 물리계층 처리장치는 카운터 값을 카운터 레지스터로 래치 시키거나 클리어 시킬 수 있다.또한 도6의 카운터 래치 레지스터(601)와 카운터 클리어 레지스터(611)는 각각 래치 인에이블 및 클리어 신호를 1 클럭(Logic_clk) 동안 발생시킨후 0 으로 자동적으로 클리어 되도록 구성한다. 즉 카운터로 입력되는 활성 카운터 래치 레지스터 신호 및 카운터 클리어 레지스터 신호(Cnt1_latch = Cnt1_clear = Cnt2_latch = Cnt2_clear = 0, 607 및 617)는 각각 카운터 래치 레지스터와 카운터 클리어 레지스터로 피드백되어 레지스터 리셋 신호(Rst_reg*, 427)와 AND 게이트(609)를 통과하게 됨으로써 Rst_reg* = 1(리셋 디스에이블)인 경우에도 카운터 래치 레지스터(601)와 카운터 클리어 레지스터(611) 각각을 리셋- 카운터 래치 레지스터(601)와 카운터 클리어 레지스터(611)의 리셋 단자에 있는 버블은 액티브 로우(active low)를 의미함. 따라서 Cnt1_latch = Cnt1_clear = Cnt2_latch = Cnt2_clear = 0일때 궁극적으로 카운터 래치 레지스터(601)와 카운터 클리어 레지스터(611)의 리셋 단자로 입력된 신호는 0 즉 활성화된 리셋 신호임 -시킨다.따라서 카운터 래치 레지스터(601)와 카운터 클리어 레지스터(611)로 래치 인에이블 및 클리어 신호가 1 클럭(Logic_clk)을 초과하여 입력되는 것을 방지함으로써 카운터 레지스터로 카운터 값이 계속적으로 래치되거나 클리어 되는 과부하를 제거한다.프로세서가 상태 카운터 컨트롤 레지스터 블럭(113)를 이용하여 ATM 물리계층 처리장치에서 빠르게 동작하는 셀 카운터등을 읽는 동작을 정리하면 다음과 같다.1)카운터 래치 레지스터(601)에 1 값을 쓴다.2)레지스터(601)의 1 출력값을 Logic_clk(139)로 리타이밍하여 1클럭 동안 인에이블 되도록 Cnt_latch 신호(607)를 만든다.3) Cnt_latch 신호(607)를 만든 후로 카운터 래치 레지스터(601)는 0 으로 클리어 된다.4) Cnt_latch 신호(607)를 받은 ATM 물리계층 처리장치에서는 카운터 값을 카운터 레지스터로 래치를 한다(Cnt_latch 신호(607)는 Logic_clk(139)로 리타이밍하였으므로 안정적으로 래치가능).5) 프로세서는 카운터 레지스터를 읽어 간다(카운터는 변하지만 카운터 레지스터는 변하지 않기 때문에 안정적으로 판독 가능).7) 카운터 클리어 레지스터(611)에 1 값을 쓴다.8) 카운터 클리어 레지스터(611)의 1 출력값을 Logic_clk(139)로 리타이밍하여 1클럭 동안 인에이블 되도록 Cnt_clear 신호(617)를 만든다.9) Cnt_clear 신호(617)를 만든 후 카운터 클리어 레지스터(611)는 0 으로 클리어 된다.10) Cnt_clear 신호(617)를 받은 ATM 물리계층 처리장치에서는 카운터 값과 카운터 레지스터 값을 클리어 시킨다.이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어서 명백하다 할 것이다.
이상에서 설명된 바와 같이 본 발명은 프로세서와 ATM 물리계층 처리장치가 비동기적으로 인터페이스가 가능함으로써 고속으로 변하는 ATM 물리계층 처리장치의 카운터 값을 안정적으로 프로세서가 읽을 수 있는 효과가 있다. 또한 ATM 물리계층 처리장치를 초기화하거나 프로세서에 의해 환경 설정 레지스터 블럭 등의 값을 변화시킬 때 ATM 물리계층 처리장치 내부의 로직과 레지스터의 리셋을 분리시킴으로써 ATM 물리계층 처리장치의 오동작을 방지할 수 있는 효과가 있다. 나아가,본 발명은 ATM 물리계층 처리장치에서 동작 중 발생하는 각종 인터럽트 신호 중에서 선택적으로 프로세서에 IRQ 신호를 전달함으로써 프로세서의 과부하를 방지 할 수 있는 효과가 있다.

Claims (14)

  1. 삭제
  2. 삭제
  3. 프로세서와 고속 비동기 전송 모드(ATM) 물리계층 처리장치간을 비동기적으로 인터페이싱하는 프로세서 정합 장치에 있어서,
    상기 프로세서로부터 판독/기록 컨트롤 신호(판독(RDB), 기록(WDB), 컨트롤(CS))를 수신하여 적어도 기록 신호(Write_en)를 생성하는 판독/기록 컨트롤러 블럭;
    상기 기록 신호(Write_en)를 클럭으로 사용하고, 상기 프로세서로부터 데이터 신호(Data_In)와 어드레스 신호(Add_decode)를 수신하고, 상기 어드레스 신호(Add_decode)를 기초로 상기 데이터 신호(Data_In)를 저장하며, 제어 신호를 생성하는 레지스터 블럭; 및
    상기 레지스터 블럭으로부터 제어 신호를 수신하고 상기 ATM 물리계층 처리장치로부터 적어도 하나의 인터럽트 신호를 수신하여 상기 프로세서로 출력되는 인터럽트 요청 신호(Interrupt ReQuest, IRQ)를 생성하는 인터럽트 멀티플렉서 블럭
    을 포함하고,
    상기 레지스터 블럭은
    인터럽트 컨트롤 신호를 상기 데이터 신호(Data_In)로서 수신하고, 상기 제어 신호로서 신호(disable_reg)를 상기 인터럽트 멀티플렉서 블럭으로 출력하는 인터럽트 컨트롤 레지스터; 및
    리셋 컨트롤 신호를 상기 데이터 신호(Data_In)로서 수신하고, 신호(cntreg1)를 생성하며, 상기 제어 신호로서 상기 리셋 컨트롤 신호(cntreg1) 및 외부 하드웨어로부터 입력되는 리셋 신호(HW 리셋)를 수신하여 상기 ATM 물리계층 처리장치의 내부 로직을 리셋 제어하는 리셋 로직 신호(Rst_logic)와, 상기 레지스터 블럭에 포함되는 레지스터로서 상기 리셋 컨트롤 레지스터를 제외한 레지스터를 리셋 제어하는 리셋 레지스터 신호(Rst_reg)와, 상기 리셋 컨트롤 레지스터를 리셋 제어하는 리셋 컨트롤 신호(Rst_cnt)를 생성하는 리셋 컨트롤 레지스터
    를 포함하는
    프로세서 정합장치.
  4. 제3항에 있어서,
    상기 리셋 컨트롤 레지스터는
    상기 외부 하드웨어로부터 입력되는 리셋 신호(HW 리셋)가 활성화된 경우 상기 리셋 로직 신호(Rst_logic), 리셋 레지스터 신호(Rst_reg) 및 리셋 컨트롤 신호(Rst_cnt)를 활성화시키고,
    상기 외부 하드웨어로부터 입력되는 리셋 신호(HW 리셋)가 비활성화된 경우 상기 리셋 컨트롤 신호(cntreg1)에 의해 상기 리셋 로직 신호(Rst_logic), 리셋 레지스터 신호(Rst_reg) 및 리셋 컨트롤 신호(Rst_cnt)를 모두 활성화시킨 후 상기 리셋 컨트롤 신호(Rst_cnt)를 자동적으로 비활성화시키거나 상기 리셋 로직 신호(Rst_logic)를 활성화시키는
    프로세서 정합장치.
  5. 제4항에 있어서,
    상기 신호(cntreg1)는
    적어도 제1 비트 신호(SW 리셋) 및 제2 비트 신호(HOLD)를 포함하고,
    상기 리셋 로직 신호(Rst_logic)는
    상기 외부 하드웨어로부터 입력되는 리셋 신호(HW 리셋), 상기 제1 비트 신호(SW 리셋)의 반전 신호 및 상기 제2 비트 신호(HOLD)의 반전 신호의 논리곱에 의해 생성되는
    프로세서 정합장치.
  6. 제4항에 있어서,
    상기 신호(cntreg1)는
    적어도 제1 비트 신호(SW 리셋)를 포함하고,
    상기 리셋 레지스터 신호(Rst_reg)는
    상기 외부 하드웨어로부터 입력되는 리셋 신호(HW 리셋) 및 상기 제1 비트 신호(SW 리셋)의 반전 신호의 논리곱에 의해 생성되는
    프로세서 정합장치.
  7. 제4항에 있어서,
    상기 신호(cntreg1)는
    적어도 제1 비트 신호(SW 리셋)를 포함하고,
    상기 리셋 컨트롤 신호(Rst_cnt)는
    한 클럭의 듀레이션(duration) 동안만 활성화된 상기 제1 비트 신호(SW 리셋) 및 상기 외부 하드웨어로부터 입력되는 리셋 신호(HW 리셋)의 논리곱에 의해 생성되는
    프로세서 정합 장치.
  8. 제7항에 있어서,
    상기 한 클럭의 듀레이션(duration) 동안만 활성화된 상기 제1 비트 신호(SW 리셋)는
    상기 활성화된 제1 비트 신호(SW 리셋)를 입력 신호로 수신하는 제1 D 플립플롭; 상기 제1 D 플립플롭의 출력 신호를 수신하는 제2 D 플립플롭; 상기 제2 D 플립플롭의 출력 신호를 수신하는 제3 D 플립플롭; 상기 제2 D 플립플롭의 신호를 반전시키는 역논리(NOT) 게이트; 및 상기 역논리(NOT) 게이트의 출력 신호 및 상기 제3 D 플립플롭의 출력 신호의 논리합 신호를 출력시키는 논리합(OR) 게이트를 포함하는 회로의 출력 신호인
    프로세서 정합장치.
  9. 제3항에 있어서,
    상기 레지스터 블럭은
    상기 ATM 물리계층 처리장치의 특정 카운터를 선택하는 신호를 상기 데이터 신호(Data_In)로서 수신하고, 상기 데이터 신호(Data_In)에 의해 선택된 특정 카운터 값을 카운터 레지스터로 래치시키는 카운터 래치 신호 또는 상기 데이터 신호(Data_In)에 의해 선택된 특정 카운터 값이 래치되어 있는 카운터 레지스터를 클리어시키는 카운터 클리어 신호를 출력하는 카운터 래치/클리어 레지스터; 및
    상기 ATM 물리계층 처리장치의 클럭(Logic_clk)을 클럭으로 사용하고, 상기 카운터 래치/클리어 레지스터의 출력 신호를 상기 ATM 물리계층 처리장치의 클럭(Logic_clk)으로 리타이밍하여 상기 제어 신호로서 상기 ATM 물리계층 처리장치로 출력하는 리타이밍 레지스터
    를 더 포함하되,
    상기 카운터 래치/클리어 레지스터는
    피드백(feedback)되는 상기 제어 신호 및 상기 리셋 레지스터 신호(Rst_reg)의 논리곱에 의해 리셋 제어되며,
    상기 리타이밍 레지스터는
    상기 리셋 레지스터 신호(Rst_reg)에 의해 리셋 제어되는
    프로세서 정합장치.
  10. 삭제
  11. 삭제
  12. 제3항에 있어서,
    상기 레지스터 블럭은
    상기 ATM 물리계층 처리장치의 환경설정값을 상기 데이터 신호(Data_In)로서 수신하고, 상기 제어 신호로서 상기 ATM 물리계층 처리장치로 출력하며, 상기 리셋 레지스터 신호(Rst_reg)에 의해 리셋 제어되는 환경 설정 레지스터
    를 더 포함하는 프로세서 정합장치.
  13. 제3항에 있어서,
    상기 인터럽트 멀티플렉서 블럭은
    상기 인터럽트 신호가 활성화되면 상기 인터럽트 요청 신호(IRQ) 활성화시키고,
    상기 인터럽트 신호 정보(int_flag_reg)를 상기 프로세서로 출력하되,
    상기 신호(disable_reg)에 의해 선택적으로 상기 인터럽트 신호를 디스에이블시키는
    프로세서 정합장치.
  14. 제13항에 있어서,
    상기 인터럽트 신호는
    상기 프로세서가 무시할 수 있는 부수 인터럽트 신호군; 및
    상기 프로세서로 반드시 출력되어야 하는 필수 인터럽트 신호군
    으로 구성되며,
    상기 인터럽트 멀티플렉서 블럭은
    상기 프로세서로부터 입력되는 인터럽트 컨트롤 신호(inten)에 의해 상기 부수 인터럽트 신호군을 디스에이블시키는
    프로세서 정합장치.
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