JP2006228207A

JP2006228207A - メモリの書込み方法と制御装置

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Publication number: JP2006228207A
Application number: JP2006027095A
Authority: JP
Inventors: Chih-Heng Chu; 朱致亨; Ming-Cheng Chiu; 邱明正
Original assignee: Himax Technologies Ltd
Current assignee: Himax Technologies Ltd
Priority date: 2005-02-14
Filing date: 2006-02-03
Publication date: 2006-08-31
Anticipated expiration: 2026-02-03
Also published as: CN1821944A; KR20060091227A; KR100691726B1; US20060181921A1; TWI301279B; US7224622B2; CN100354814C; TW200629291A; JP4338706B2

Abstract

【課題】本発明ではデータが上書きされることを回避することができるメモリの書込み方法が提出されている。
【解決手段】本発明では２層のラッチ構造を利用し、データバスから入力されたデータ及びメモリへの書き込みを準備しているデータをそれぞれ記憶する。２層のラッチ間の連結を選択的にオン／オフすることにより、たとえ次のデータがすでに入力されていたとしても、先にアクセス制御器に一次保存されたデータはメモリに書き込まれる前に上書きされることはない。
【選択図】図３Ａ

Description

本発明はメモリに書き込む方法及びその制御装置に関するものであり、特にデータをメモリに書き込む際に、書込みデータが上書きされることを防止する方法及びその制御装置に関するものである。

メモリ、例えばＳＲＡＭ（静的ランダムアクセスメモリ）、ＤＲＡＭ（動的ランダムアクセスメモリ）またはフラッシュメモリは、多くの電子装置内に広範に応用されている。演算処理ユニット（例えばコンピュータのＣＰＵ）の処理速度が不断に加速することに伴い、メモリの読書き速度もそれに付随して増大しなければならない。例を挙げると、同時に複数のデータの読書きを許可するマルチ入出力システムが広範に使用されている。しかし、小型、携帯式電子装置の場合には、その本来的な問題、例えば電力消費、体積、放熱などの制約を受けるため、多くの製品ではすべてシングル出力／入力システムがデータの読書き用として採用されている。例えば携帯電話の液晶パネルの駆動ＩＣの場合、そのデータの読取り・書込みにはシングル出力入力ポートのＳＲＡＭシステム構造が採用されている。

図１に示されているのは携帯情報端末（ＰＤＡ）または携帯電話のＬＣＤ駆動システム内で常見されるシングル出力入力ポートＳＲＡＭシステムの構造図であり、それにはＳＲＡＭ制御器１００、アービタ１０２、クロック制御器１０４及びＳＲＡＭ１０６が含まれている。そのうち、ＳＲＡＭ１０６は電子装置のデータを記憶し、ＳＲＡＭ制御器１００はアクセス制御器で、ＣＰＵと電気的に接続しているとともにＳＲＡＭ１０６に対する外部読取り／書き込み（外部書込み要求Ｅ＿ＮＷＲ及び外部読取り要求Ｅ＿ＮＲＤ）動作を制御する。クロック制御器１０４は不断にかつ反復して制御信号ＣＳをＳＲＡ１０６に向けて生成し、ＳＲＡＭ１０６に記憶されているデータ（例えば画素ビット）を液晶パネルに出力して画像を表示する内部読取り動作を実行し、アービタ１０２はＳＲＡＭ１０６に対してどのような動作（外部読取り、外部書込みまたは内部読取り）を実施するのかを決定する。シングル入力ポートＳＲＡＭシステムの特徴の一つは、同一時刻に１種類の読取り／書込み動作だけが実行される点である。当該例において、内部読取り動作は外部読取り／書込み動作と比較して優先権が備わっている。その他、異なる書込み速度要求に基づき、シングル入力ポートＳＲＡＭシステムには２種類の動作モードが備わっており、それぞれ通常モード及び高速書込みモード（Ｈｉｇｈ−ｓｐｅｅｄｗｒｉｔｅＭｏｄｅ、ＨＷＭ）である。以下の段落においては各構成エレメントの機能及び上記２種類のモードの動作の流れについて詳細に説明するが、外部書込み動作に集中して本発明の目的に合致させる。

データバス上のデータはＳＲＡＭ１０６に直接書き込まれるのではなく、先ずＳＲＡＭ制御器１００内に一時的に記憶され、アービタ１０２の書込み許可があるとＳＲＡＭ１０６に書き込まれる。図２Ａはクロック制御器１００の見取図であり、図２Ｂに示されているのは通常モード動作時のクロック見取図である。通常モード下において、ＣＰＵがＳＲＡＭ１０６にデータを書き込もうとする場合には、先ず外部書込み要求信号Ｅ＿ＮＷＲをＳＲＡＭ制御器１００に送信する。ＳＲＡＭ１０６に書き込まれる前に、データバス上のデータは先ずフリップフロップＦＦに入力されるとともに、ラッチアドレスＬ＿ＡＤＤＲに基づき異なるラッチ内に入力される。図２Ａ内には４個のラッチＬ１〜Ｌ４が含まれているため、ラッチアドレスＬ＿ＡＤＤＲは少なくとも２個のビットで４個のラッチを区分して代表させなければならない（例えば、ラッチアドレスＬ＿ＡＤＤＲが００はラッチＬ１を指向し、０１はラッチＬ２を指向し、１０はラッチＬ３を指向し、１１はラッチＬ４を指向する）。一般的に見ると、ＳＲＡＭ１０６の書込みアドレスＡＤＤＲの後半２個のビットをラッチアドレスＬ＿ＡＤＤＲとして選択することが可能であり、所定外のアドレス生成器（最多の場合で１個の一時記憶装置により書込みアドレスＡＤＤＲの後半２個のビットを記憶する）は必要ない。

図２Ｂを参照すると、外部書込み要求Ｅ＿ＮＷＲが進入し、かつＥ＿ＮＷＲは低電位から高電位に変化し、ラッチアドレスＬ＿ＡＤＤＲに基づき、フリップフロップＦＦ内のデータがラッチＬ１に入力される（ステップ２０２）。それと同時に、ＳＲＡＭ制御器１００が要求信号ＥＸＴ＿ＷＲをアービタ１０２に向けて送信し、データのＳＲＡＭ１０６への書込み許可を要求する。その際、データのＳＲＡＭ１０６への書き込みが許可されると、アービタ１０２は確認信号ＥＸＴ＿ＰＵＬＳＥ２４をＳＲＡＭ制御器１００に向けて応答する。確認信号ＥＸＴ＿ＰＵＬＳＥ２４を受信すると、ＳＲＡＭ制御器１００は直ちにクロック信号ＣＬＫ２６を生成するとともにＳＲＡＭ１０６に送信して、ＳＲＡＭ１０６が書込みアドレスＡＤＤＲに基づきデータを適当なメモリアドレスに書き込むことを励起する。その後、クロック信号ＣＬＫは低電位に変化し、Ｌ＿ＡＤＤＲの値は改変されるため（００から０１へ）（ステップ２０４）、次の新たな外部書込み要求Ｅ＿ＮＷＲ２８が進入して高電位に変化すると、ラッチアドレスＬ＿ＡＤＤＲはラッチＬ２を指向して、データをラッチＬ２に入力する。

ＨＷＭモードで操作される場合、外部書込み要求Ｅ＿ＮＷＲが進入する頻度は通常モードを遥かに上回り、各一連の書込み操作には更に多くの書込み要求が含まれる。図２Ｃに示されているのはＨＷＭモード下における、ＳＲＡＭ制御器１００の動作関連のクロック見取図である。本例において、ＨＷＭモードの一連の書込み操作には４個の書込み要求及び１個のクロック信号が含まれている。外部書込み要求Ｅ＿ＮＷＲが高電位に変化すると（ステップ２３０）、ラッチアドレスＨＷＭ＿ＡＤＤＲ（ＨＷＭモードの操作下で書き込みを制御するためのラッチ）の値に基づきフリップフロップＦＦに一時的に記憶されているデータが各ラッチ内に入力される。外部書込み要求Ｅ＿ＮＷＲが高電位に変化した後の遅延時間（例えば１０ナノ秒）経過後、ラッチアドレスＨＷＭ＿ＡＤＤＲの値は自動的に改変され（００から０１へ）（ステップ２３２）、新たな値は次の外部書込み要求Ｅ＿ＮＷＲのパルス波が進入した際に、次のデータを書き込むラッチを指示するために用いられる。以上のステップは、ラッチアドレスＨＷＭ＿ＡＤＤＲの値が１１に改変されて書込み操作終了後のラッチを指向するまで繰り返される（ステップ２３４）。その後、ＳＲＡＭ制御器１００は書込み要求信号ＥＸＴ＿ＷＲをアービタ１０２に向けて送信し、データ書き込みの許可を要求する。その際、書き込みを要するデータ、書込みアドレスＡＤＤＲは共に準備済みである。アービタ１０２が書込み要求信号ＥＸＴ＿ＷＲを受信し、その際にシステムがデータのＳＲＡＭ１０６への書き込みを許可すると、アービタ１０２は確認信号ＥＸＴ＿ＰＵＬＳＥをＳＲＡＭ制御器１００に向けて応答する（書込み要求信号ＥＸＴ＿ＷＲ及び確認信号ＥＸＴ＿ＰＵＬＳＥは共に図示されていない）。ＳＲＡＭ制御器１００は確認信号ＥＸＴ＿ＰＵＬＳＥを受信した後、直ちにクロック信号ＣＬＫを生成するとともにＳＲＡＭ１０６に送信して、ＳＲＡＭ１０６の書き込みアドレスＡＤＤＲに基づき、各ラッチのデータが適当なメモリアドレスに書き込まれる。引き続き、クロック信号ＣＬＫは低電位に変化し、ＡＤＤＲの値は改変され（ステップ２３８）、次の書き込み操作時におけるＳＲＡＭ１０６のデータ書込みアドレスを指向する。

上記に基づき、一連の書込み操作はクロック信号ＣＬＫが生成され、かつ書込みアドレスＡＤＤＲが改変された後に完了する。しかし、通常モードであるかまたはＨＷＭモードであるかに拘わらず、クロック信号ＣＬＫが到来するのが非常に遅くなると、重大な問題が発生する。ある場合には、アービタ１０２が直ちに外部書込み要求信号ＥＸＴ＿ＷＲに応答することができない。例を挙げると、同時にクロック制御器１０４も内部読取り要求ＩＮＴ＿ＲＤをアービタ１０２に送信した場合には、内部読取り要求は外部書込み要求より高い優先権を備えているため、アービタ１０２は先ず確認信号ＩＮ−ＰＵＬＳＥを内部読取り要求ＩＮＴ＿ＲＤに向けて応答するため、外部書込み要求に対する確認信号ＥＸＴ＿ＰＵＬＳＥの応答は遅延してＳＲＡＭ制御器１００に送信される結果となる。遅延した確認信号ＥＸＴ＿ＰＵＬＳＥはクロック信号ＣＬＫも遅延させ、クロック信号ＣＬＫは次の書込み操作の書込み要求が進入した際にやっと生成される結果となり、それにより前の書込み操作のデータがＳＲＡＭ１０６に書き込まれる前に、次の書込み操作のデータが上書きされて消失することになる。

図２Ｄを参照すると、通常モード下において、ラッチアドレスＬ＿ＡＤＤＲはクロック信号ＣＬＫが低電位に変化した際に改変されるため、クロック信号ＣＬＫが到来するのが非常に遅れると、特にデータがすでに対応するラッチに入力されているが（ステップ２６０）、Ｌ＿ＡＤＤＲの値は次の外部書込み要求信号Ｅ＿ＮＷＲが高電位に変化する前に改変されていないと、引き続くデータは誤ったラッチ、特に前のラッチに入力されることになる（ステップ２６２）。そのため、元のラッチ内に保持されていたデータは消失する結果となる。

同様なケースはＨＷＭモードの操作時にも発生する。図２Ｅに示されている通り、データがラッチＬ４に入力されて一定の遅延時間が経過するごとにＨＷＭ＿ＡＤＤＲの値は自動的に００に改変される。しかし、クロック信号２８２が到来するのが次の外部書込み要求信号２８０より遅い場合には、ラッチＬ１に一時的に記憶されているデータは次の書込み操作のデータにより被覆されて見えなくなる（ステップ２８４）。

シングル出入力ポートＳＲＡＭシステム内におけるこの種の非同期式クロック信号生成メカニズムは、電力消費を効果的に低減させるため、小型、携帯式電子製品内で使用することに適している。しかし、上記のデータが上書きされて消失する状況が発生することを防止するためには、連続する二つの外部書込み要求の時間間隔、つまり書込み周期（ｃｙｃｌｅｏｆｗｒｉｔｉｎｇ、ＣＹＣＷ）は十分に長くなければならない。書込み周期が制限されるために処理効率、特に書込み操作の速度が制限されることになる。そのため、ＳＲＡＭ制御器のデータがたとえクロック信号が到来するのが非常に遅くなった場合にも次のデータにより上書きされないことを確保することができるならば、書込み周期に対する制限は緩和されるため、メモリのデータ書込み速度を向上させることができると、本発明人は想起した次第である。

前記動機に基づき、本発明ではデータが上書きされる状況を回避することができるメモリの書込み方法が提出されている。本発明では２層のラッチ構造を利用し、データバスから入力されたデータ及びメモリへの書き込みを準備しているデータをそれぞれ記憶する。２層のラッチ間の連結を選択的にオン／オフすることにより、たとえ次のデータがすでに入力されていたとしても、先にアクセス制御器に一次保存されたデータはメモリに書き込まれる前に上書きされることはない。

本発明の目的は、メモリのデータ書込み方法を提供することにあり、当該方法には、各ラッチがそれぞれ第二ラッチと電気的に接続している第一ラッチユニットにデータを入力する段階と、次の書込み要求が当面の書込み動作の完了前にすでに生成されているか否かを検知する段階と、第一ラッチ層と第二ラッチ層とのオンライン接続を遮断する段階と、クロック信号に基づき、第二ラッチユニットに一時的に記憶されているデータをメモリに書き込む段階とが備わっている。

本発明では、当面のデータがメモリに書き込まれる前に次のデータにより上書きされて消失することを回避することができるシングル出入力ボートメモリシステムのアクセス制御器の改良構造が公開されている。一つの実施例においては、２層のラッチを利用するとともに、次の書込み要求はクロック信号より早いか否かを検知して、２層間の導通及び遮断を制御することにより、当面アクセス制御器に一時的に記憶されているデータがメモリに書き込まれる前に次のデータにより上書きされて消失することが回避される。別の実施例においては、２層のラッチユニット間は平時には隔離されて導通しておらず、特定期間に限って導通するメカニズムによりデータが想定外に上書きされて消失することが回避される。

本発明で公開されているシングル出入力ボートメモリシステムのアクセス制御器には、ラッチアドレスを生成するアドレス生成器と、予め変更されたラッチアドレスを記憶するアドレス一時記憶装置と、前記予め変更されたラッチアドレスに基づき入力データ列の受入れを制御する第一ラッチユニットと、メモリに予備書き込みされる書込みデータ列を維持するための第二ラッチユニットと、メモリに書き込み予定の書込みデータ列がクロック信号、ラッチアドレス及びメモリ書込みアドレスに基づき、第二ラッチユニットからメモリに書き込まれるように、クロック信号を生成する信号生成器と、第一ラッチユニットと第二ラッチユニットとの間の導通を制御する制御装置とが備わっている。

本発明の多くの観点は以下の図面を参照することにより理解が更に深まる。関連図面は縮尺通りに作図されているわけではなく、本発明関連の原理を明確に表現するためだけのものである。

本発明の実施方式について下記において詳細に記述する。しかし、詳細に記述される内容以外に、本発明は等価な修飾・改変によりその他実施例に広範に応用可能であるため、それは特許請求範囲を基準とする。

前記の通り、公知のＳＲＡＭ制御器では１層のラッチユニットだけを利用してデータを一時的に記憶するため、その一時的に記憶されているデータは引き続いて入力されるデータにより上書きされて消失する可能性がある。本発明ではデータが上書きされることを回避することができるＳＲＡＭ制御器の構造が公開されており、ＣＹＣＷに対する制限を緩和することによりメモリ書込み動作の速度を向上させることが可能である。

当面の書込み動作が完了する前に次の書込み動作の書込み要求がＳＲＡＭ制御器に入力されることにより、生成されたデータが上書きされて消失するという問題を解決するため、改良されたＳＲＡＭ制御器は２層のラッチユニット構造となっている。図３Ａに示されているのは本発明の実施例であり、そのＳＲＡＭ制御器には２層のラッチユニットが備わり、１組のスイッチＳＷが２層のラッチユニットの間に設置されており、新たなアドレス一時記憶装置ＡＤＤＲＧＥＮ＿Ｘが通常モード時にアドレスＡＤＤＲ＿Ｘを一時的に記憶する。図３Ｂに示されているのは上記改良されたＳＲＡＭ制御器のクロック図である。公知技術におけるアドレスＬ＿ＡＤＤＲとは異なり、新たなアドレスＡＤＤＲ＿Ｘは外部書込み要求が進入して低電位に変化した際にはじめてその値を改変する。言い換えると、新たなアドレスＡＤＤＲ＿ＸはアドレスＬ＿ＡＤＤＲの改変前にその値を改変するのである。その他、信号生成器ＴＲＡＮＧＥＮは検知信号ＴＲＡＮを生成し、検知信号ＴＲＡＮは新たな書込み要求Ｅ＿ＮＷＲがクロック信号ＣＬＫが低電位に変化する前に高電位に変化しているか否かを検知することが可能である。通常の場合、検知信号ＴＲＡＮは高電位に維持されており、次の書込み要求Ｅ＿ＮＷＲがクロック信号ＣＬＫが生成される前にＳＲＡＭ制御器に進入した際に低電位に改変される。

図１における公知のＳＲＡＭ制御器とは異なり、実施例においてはフリップフロップＦＦに一時的に記憶されているデータは予め変更されたラッチアドレスＡＤＤＲ＿Ｘに基づき第一ラッチユニットＬ１に入力され、書き込みを待っているＳＲＡＭ１０６のデータはアドレスＬ＿ＡＤＤＲに基づき第二ラッチユニットＬ２から出力されてＳＲＡＭ１０６内の適当なアドレスに書き込まれる。言い換えると、第一ラッチユニットＬ１はＳＲＡＭ制御器に入力されるデータを受入れ、実際にＳＲＡＭ１０６に書き込まれるデータは第二ラッチユニットＬ２から出力される。通常の場合、検知信号ＴＲＡＮは高電位に維持されて２層のラッチユニット間を電気的に接続しているため、２層のラッチユニットは同一のデータを記憶している。しかし、次の書込み演算の外部書込み要求Ｅ＿ＮＷＲ（３０）がクロック信号ＣＬＫ（３２）が低電位に変化する前にＳＲＡＭ制御器１００に進入すると、予め変更されたラッチアドレスＡＤＤＲ＿Ｘは書込み要求Ｅ＿ＮＷＲが低電位に変化するとその値を改変する（３００）。その後、信号生成器ＴＲＡＮＧＥＮが当該状況を検知すると、検知信号ＴＲＡＮは低電位に変化し（３０２）、スイッチＳＷを制御して２層のラッチユニットＬ１、Ｌ２間の接続を遮断する。次いで、書込み要求Ｅ＿ＮＷＲ３０が高電位に変化すると、アドレスＡＤＤＲ＿Ｘの値に基づきＳＲＡＭ制御器外のデータバス上のデータが入力されるとともに第一ラッチユニットＬ１内に一時的に記憶される（３０４）。２層のラッチユニットＬ１、Ｌ２間が遮断されているため、第二ラッチユニットＬ２に一時的に記憶されているデータはその際に入力されたデータにより上書きされて消失することはない。更に、アービタから送信された確認信号ＥＸＴ＿ＰＵＬＳＥを受信した後、クロック信号ＣＬＫ３２が生成されるとともにＳＲＡＭに送信され、第二ラッチユニットＬ２が保持するデータは書込みアドレスＡＤＤＲに基づきＳＲＡＭに書き込まれる。データの書き込みが完了すると、その際のクロック信号ＣＬＫも低電位に変化するとともにアドレスＬ＿ＡＤＤＲの値を改変して、検知信号ＴＲＡＮを高電位に復帰させる（３０８）。検知信号ＴＲＡＮが高電位に復帰すると、２層のラッチユニットＬ１、Ｌ２間の接続状態もそれに伴い回復する。

前段における書込み動作の流れについての記述の通り、２層のラッチユニット、及びクロック信号ＣＬＫが非常に遅れて生成された場合には２層のラッチユニット間の通信を遮断するメカニズムを使用しているため、当面の書き込み動作のデータがまだ完全にＳＲＡＭに入力されていない状況下で次の書込み動作の書込み要求がすでにＳＲＡＭ制御器に進入していたとしても、データが上書きされて消失することを回避することが可能である。そのため、本発明を応用すると書込み周期ＣＹＣＷの制限を緩和することができ、データの書込み速度は向上する。

実施例において、スイッチＳＷは検知信号ＴＲＡＮに基づき２層のラッチユニット間の通信を制御する。図４Ａを参照すると、検知信号ＴＲＡＮを生成する信号生成器ＴＲＡＮＧＥＮは比較器（ｃｏｍｐａｒａｔｏｒ）とすることができ、それはラッチアドレスＬ＿ＡＤＤＲ及び予め変更されたラッチアドレスＡＤＤＲ＿Ｘの値を比較して検知信号ＴＲＡＮを出力する。アドレスＡＤＤＲ＿Ｘの値がアドレスＬ＿ＡＤＤＲより大きいと、新たな書込み要求Ｅ＿ＮＷＲはすでにＳＲＡＭ制御器内に入力されているが、クロック信号ＣＬＫは確かにまだ生成されていないことを示している。そこで比較器４０が出力する信号は、アドレスＡＤＤＲ＿Ｘの値がＬ＿ＡＤＤＲを上回らない限りは高電位の検知信号ＴＲＡＮである。ここで注意すべき点は、アドレスＡＤＤＲ＿Ｘ、Ｌ＿ＡＤＤＲは次の順、つまり００＞０１＞１０＞１１＞００＞０１…に基づきその値を改変するため、比較器４０が比較する際にアドレスの値１１は００より小さい点である。

図４Ｂに示されているのは特殊状況であり、クロック信号ＣＬＫは次の書込み要求Ｅ＿ＮＷＲより早く生成されるが、一部の時間間隔において重畳（ｏｖｅｒｌａｐ）している。書込み要求Ｅ＿ＮＷＲ４６は依然としてクロック信号ＣＬＫ４８の前に高電位に変化しているため、当該特殊状況下においては２層のラッチユニット間の通信を遮断する必要はない。しかし、上記比較器４０の作動原理に基づくと、時間間隔４９の間に、検知信号ＴＲＡＮは依然として低電位に変化するが、それは無意味である。言い換えると、図４Ｂの比較器４０により検知信号ＴＲＡＮを生成することは余分な動作を発生させるが、それは遅延を検知するクロック信号ＣＬＫの正確性には影響を及ぼさない。

本発明は上記比較器４０とスイッチＳＷとの組合せにより実施されることに限定されるわけではない。その他２層のラッチユニットの通信を制御することができ、次の書込み要求が当面の書き込み動作の完了前に入力されているか否かを検知することができる装置及び２層のラッチユニットを隔離することができる装置はすべて本発明の範囲内に位置している。例えば、図４Ｃに示されている通り、Ｄ型フリップフロップにより検知信号ＴＲＡＮを生成することである。書込み要求Ｅ＿ＮＷＲが高電位に変化すると、Ｄ型フリップフロップはクロック信号ＣＬＫがその値を改変しているか否かを検査する（特にクロック信号が高電位の場合である）。イエスであれば、検知信号ＴＲＡＮは低電位に変化しており、ノーであれば、検知信号ＴＲＡＮは依然として高電位を維持している。その他、Ｄ型フリップフロップには、クロック信号ＣＬＫが低電位を維持している際に検知信号ＴＲＡＮの高電位への復帰を励起することができるリセット端子ＳＮも含まれている。図４Ｄは図４ＣのＤ型フリップフロップが作動する際のクロック関係図である。書込み要求Ｅ＿ＮＷＲが高電位に変化するとともにクロック信号が高電位状態を維持していると（４９０）、出力される検知信号ＴＲＡＮは低電位に変化するとともにその値を維持する（４９２）。クロック信号ＣＬＫが低電位に変化してリセット端子ＳＮに入力される信号が高電位に変化するまで、Ｄ型フリップフロップは検知信号ＴＲＡＮの値を高電位にリセットする。その他、書込み要求Ｅ＿ＮＷＲが高電位に変化すると２層のラッチユニット間の通信は遮断されるため、予め変更されたラッチアドレスＡＤＤＲ＿Ｘはクロック信号ＣＬＫが高電位に変化するとその値を改変することも可能であり、書込み要求Ｅ＿ＮＷＲが低電位に変化した際に改変されるだけではない。

図５Ａに示されているのは本発明の別の実施例であり、それは高速書込みモード（ＨＷＭｍｏｄｅ）下におけるＳＲＡＭ制御器であり、２層のラッチユニット及び第一ラッチユニットと第二ラッチユニットとの間に配設されている１組のスイッチＳＷとが備わっている。本実施例において、第一ラッチユニットＬ１（ラッチＬ１＿１〜Ｌ１＿４を含む）と第二ラッチユニットＬ２（ラッチＬ２＿１〜Ｌ２＿４を含む）との間の通信は平時は遮断されている。前記の通り、データはラッチアドレスＨＷＭ＿ＡＤＤＲに基づき対応するラッチに入力される。アドレスＨＷＭ＿ＡＤＤＲは書込みアドレスＥ＿ＮＷＲが高電位に変化した後の一定の遅延時間経過後（例えば１０ナノ秒）に自動的に改変され、新たなアドレスＨＷＭ＿ＡＤＤＲは次のＥ＿ＮＷＲが進入した際にデータが入力されるラッチを決定する。このプロセスはアドレスＨＷＭ＿ＡＤＤＲが１１に変化するまで繰り返される。アドレスＨＷＭ＿ＡＤＤＲの値が１１に変化すると、第一、第二ラッチユニットＬ１、Ｌ２の間の接続状態は回復し、第二ラッチユニットＬ２の各ラッチに第一ラッチユニットと同一の値を備えさせる（５００）。アドレスＨＷＭ＿ＡＤＤＲの値が００に維持されていると、２層のラッチユニット間は接続状態を維持する。次の書込み要求Ｅ＿ＮＷＲ５０がＳＲＡＭ制御器に進入するとともに高電位に変化すると、外部データはラッチＬ１＿４に入力されるとともに直ちにラッチＬ２＿４に送信される（５０２）。ＨＷＭ＿ＡＤＤＲが１１の場合、２層のラッチユニットＬ１、Ｌ２の間は相互に接続されているからである。一定時間（１０ナノ秒）の経過後、ＨＷＭ＿ＡＤＤＲの値は００に復帰し（５０４）、２層のラッチユニットＬ１、Ｌ２の間の接続は再度遮断される。アービタからの確認信号ＥＸＴ＿ＰＵＬＳＥを受信すると、ＳＲＡＭ制御器１００はクロック信号を生成するとともにＳＲＡＭに送信し、次いで、第二ラッチユニットＬ２に保持されているデータが書込みアドレスＡＤＤＲに基づきＳＲＡＭ内に書き込まれる。

上記実施例において、第一ラッチユニットＬ１と第二ラッチユニットＬ２とはアドレスＨＷＭ＿ＡＤＤＲが００の場合には隔離されて導通していないため、その際に新たな外部書込み要求Ｅ＿ＮＷＲ５２がＳＲＡＭ制御器に入力されたとしても、クロック信号ＣＬＫ５４は生成されず、新たなデータはＳＲＡＭ制御器の第一ラッチユニットＬ２に入力されるが（５０６）、第二ラッチユニットＬ２はその本来の値を保持してそれが上書きされて消失することはない。

まとめて言えば、本発明で提供されるＳＲＡＭ制御器では、それぞれ１層のラッチユニットを利用して外部入力のデータを一時的に記憶し、別の層のラッチユニットを利用してＳＲＡＭへの書き込み待ちのデータを一時的に記憶するのである。従来技術と比較した場合、本発明の実施例では所定外のラッチユニットと、予め変更されたラッチアドレスＡＤＤＲ＿Ｘを生成するアドレス一時記憶装置ＡＤＤＤＲＧＥＮ＿Ｘと、検知信号ＴＲＡＮを生成する信号生成器ＴＲＡＮＧＥＮと、２層のラッチユニット間の導通の有無を制御する１組のスイッチＳＷとが追加されている。その他、本発明では通常モード及び高速書込みモード下でのデータ書込み方法が提供されている。通常モード下において、ＳＲＡＭ制御器は遅延状況を検知するとともに（新たな書込み動作が当面の書込み動作の完了前にＳＲＡＭ制御器内に入力された場合）、当該遅延状況が発生すると２層のラッチユニット間の接続を遮断して、当面のＳＲＡＭへの書込み待ちのデータが後からのデータにより上書きされて消失することを回避する。２層のラッチユニットは当面の書込み待ちデータがＳＲＡＭへ書き込まれた後に接続を回復する。高速書込みモードにおいて、２層のラッチユニット間は平時は遮断されており、特定の時間内に限って導通する。そのため、次の書込みデータが当面の書込み待ちデータの書込み動作が完了する前にＳＲＡＭ制御器に進入したとしても、ＳＲＡＭへ書き込まれるデータが上書きされて消失することはない（２層のラッチユニットは上書きを発生可能ではない時間に限って導通するからである）。

強調すべき点は、本発明はＳＲＡＭメモリシステムに限って応用されるものではなく、その他シングル出入力ポートのメモリシステムにおいても本発明の方法を利用してデータを書き込むことが可能である点である。その他、異なる層のラッチユニットの導通を適切に制御さえすれば、本発明は２層のラッチユニットに限定されるものでもない。言い換えると、上記実施例における第一、第二ラッチユニットの間には複数層のラッチユニットを含むことも可能であり、それに伴いスイッチＳＷの数量も追加される。

以上の記述は本発明の適正実施例について説明するためだけのものであり、それにより本発明の特許請求範囲が限定されるものではない。その他本発明で公開されている精神を離れることなく実施される等価な変更または修飾は、すべて下記特許請求範囲内に含まれるべきであることは言うまでもない。

公知のシングル入出力ポートＳＲＡＭシステムである。公知のシングル入出力ポートＳＲＡＭシステムのＳＲＡＭ制御器である。通常モード下における、公知のシングル入出力ポートＳＲＡＭシステムのクロック関係図である。高速書込みモード下における、公知のシングル入出力ポートＳＲＡＭシステムのクロック関係図である。通常モード下における、前記公知のシングル入出力ポートＳＲＡＭシステムのクロック信号ＣＬＫ遅延時のクロック関係図である。高速書込みモード下における、前記公知のシングル入出力ポートＳＲＡＭシステムのクロック信号ＣＬＫ遅延時のクロック関係図である。本発明の実施例、特に２層ラッチを有する改良されたＳＲＡＭ制御器構造である。図３Ａの改良されたＳＲＡＭ制御器のクロック関係図である。前記ＳＲＡＭ制御器の信号生成器ＴＲＡＮＧＥＮの実施例である。図４Ａに示されている信号生成器ＴＲＡＮＧＥＮを応用した、クロック信号ＣＬＫ遅延時のクロック関係図である。前記ＳＲＡＭ制御器の信号生成器ＴＲＡＮＧＥＮのために、フリップフロップにより実施した別の実施例である。図４Ｃに示されている信号生成器ＴＲＡＮＧＥＮを応用した、クロック信号ＣＬＫ遅延時のクロック関係図である。本発明の別の実施例、特に２層ラッチを有する改良されたＳＲＡＭ制御器構造である。図５Ａの改良されたＳＲＡＭ制御器のクロック関係図である。

符号の説明

１００：ＳＲＡＭ制御器
１０２：アービタ
１０４：クロック制御器
１０６：ＳＲＡＭ（静的ランダムアクセスメモリ）
ＡＤＤＲ：書込みアドレス
ＣＬＫ：クロック信号
ＣＳ：制御信号
Ｅ＿ＮＷＲ：外部書込み要求
Ｅ＿ＮＲＤ：外部読取り要求
ＥＸＴ＿ＷＲ：書込み要求信号
ＥＸＴ＿ＲＤ：読取り要求信号
ＥＸＴ＿ＰＵＬＳＥ：確認信号
ＩＮＴ＿ＲＤ：内部読取り要求
ＩＮＴ＿ＰＵＬＳＥ：確認信号
ＦＦ：フリップフロップ
Ｌ１〜Ｌ４：ラッチ
Ｌ＿ＡＤＤＲ：ラッチアドレス
ＨＷＭ＿ＡＤＤＲ：ラッチアドレス（高速書込みモード）
ＡＤＤＲ＿Ｘ：予め変更されたラッチアドレス
ＡＤＤＲＧＥＮ＿Ｘ：アドレス一時記憶装置
ＴＲＡＮ：検知信号
ＴＲＡＮＧＥＮ：信号生成器
ＳＷ：スイッチユニット
ＳＮ：リセット端子
Ｌ１＿１〜Ｌ１＿４：第一ラッチユニット
Ｌ２＿１〜Ｌ２＿４：第二ラッチユニット

Claims

各ラッチがそれぞれ第二ラッチユニットの各ラッチと電気的に接続している第一ラッチユニットにデータ列を入力する段階と、次の書込み要求が当面の書込み動作の完了前にすでに生成されていることを示す遅延状況が存在しているか否かを検知する段階と、当該遅延状況が検知された場合に、当該第一ラッチユニットと当該第二ラッチユニットとを隔離する段階と、クロック信号に基づき、当該第二ラッチユニットに保持されている当該データ列をメモリに書き込む段階とを備えているシングル入出力ポートメモリシステムのデータ書込み方法。
当該データ列は予め変更されたラッチアドレスに基づき当該第一ラッチユニットに入力され、当該第二ラッチユニットに保持されている当該データ列はラッチアドレスに基づき当該メモリに書き込まれる請求項１記載のシングル入出力ポートメモリシステムのデータ書込み方法。
当該検知段階は、当該予め変更されたラッチアドレス及び当該ラッチアドレスに基づき、当該遅延状況を示す検知信号を生成する段階を更に含む請求項２記載のシングル入出力ポートメモリシステムのデータ書込み方法。
データ列を第一ラッチユニットに入力する段階と、ラッチアドレスが当該ラッチユニットの最終１個のラッチを指向している場合、本来導通していない当該第一ラッチユニットと第二ラッチユニットとを導通させる段階と、クロック信号に基づき、当該第二ラッチユニットに保持されている当該データ列をメモリに書き込む段階とを備えているシングル入出力ポートメモリシステムのデータ書込み方法。
スイッチユニットを利用して当該第一ラッチユニットと当該第二ラッチユニットとの間の導通の有無を制御する段階を更に含む請求項４記載のシングル入出力ポートメモリシステムのデータ書込み方法。
ラッチアドレスを生成するアドレス生成器と、予め変更されたラッチアドレスを一時的に記憶するアドレス一時記憶装置と、当該予め変更されたラッチアドレスに基づき入力データ列を受け入れる第一ラッチユニットと、各ラッチがそれぞれ当該第一ユニットのラッチと電気的に接続しており、メモリに書き込み予定の書込みデータ列を記憶している第二ラッチユニットと、当該第二ラッチユニットに記憶されている当該書込みデータ列が当該クロック信号、当該ラッチアドレス及び当該メモリの書込みアドレスに基づき当該メモリ内に書き込まれるように、クロック信号を生成する信号生成器と、当該第一ラッチユニットと当該第二ラッチユニットとの間の導通の有無を制御する制御装置とを備えているシングル入出力ポートメモリシステムのデータ書込み装置。
当該制御装置は、次の書込み要求が当面の書込み動作の完了前にすでに生成されていることを示す遅延状況が存在しているか否かを検知する遅延状況検知装置と、当該遅延状況が検知されると当該第一ラッチユニットと当該第二ラッチユニットとの間の接続を遮断するスイッチング装置とを更に含む請求項６記載のシングル入出力ポートメモリシステムのデータ書込み装置。