KR930008020B1 - Cmos 인버터 및 그 제조방법 - Google Patents

Cmos 인버터 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

CMOS 인버터 및 그 제조방법
제 1a 도는 종래의 CMOS(Complementart Metel Oxide Semiconductor Inverter)의 구조도이며 제 1b 도는 그 회로도.
제 2 도는 본 발명에 따른 CMOS 인버터의 구조도.
제 3a-i 도는 본 발명의 1실시예에 따른 CMOS 인버터의 제조공정도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : p형 기판 2 : n형 웰
3, 4 : p+형 소오스 및 드레인 5, 6 : n+형 소오스 및 드레인
7 : PMOS 8 : NMOS
9 : 배리드콘택 10 : 산화막
11, 12, 14, 15, 16 : 포토레지스트 마스크 13 : 에피택셜층
17 : 게이트 산화막 18 : 게이트
19 : 산화막 20 : 메탈
본 발명은 반도체 장치에 관한 것으로, 특히 칩사이즈를 줄입과 동시에 소자의 특성을 개성시킨 CMOS인버터 및 그 제조방법에 관한 것이다.
종래의 CMOS 인버터는 제 1a 도에 도시한 바와 같이 p형 기판(1)의 일정부분에 n형 웰(2)을 형성시키고 n형 웰(2)의 소정부분에 소오스 및 드레인(3,4)의 형성을 위한 p+형 불순물의 이온주입으로 PMOS(7)을 형성시키고 p형 기판(1)의 소정부분에 소오스 및 드레인(5,6)의 형성을 위한 n+형 불순물의 이온주입으로 NMOS(8)을 형성시킨다. 이후, PMOS(7)의 드레인(4)과 NMOS(8)의 드레인(6)을 메탈 콘텍으로 서로 연결시켜 출력(OUT)을 뽑아내게 된다. 도면에서, IN은 입력, GND는 접지전원, VDD는 공급전원을 나타낸다.
제 1b 도 제 1a 도의 회로도로서, PMOS(7)와 NMOS(8)가 직렬 연결되어 입력(IN)이 논리 "1"일 경우 PMOS(7)는 오프되고 NMOS(8)는 온되므로 출력(OUT)에는 논리 "0" 이 나타난다. 반면에, 입력(IN)이 논리"0"일 경우 오프되고 NMOS(8)는 온되므로 출력(OUT)에는 논리"0"이 나타난다. 반면에, 입력 PMOS(7)은 온되고 NMOS(8)는 오프되어 출력(OUT)에는 공급전원(VDD)이 그대로 나타나서 논리"1"이 된다.
그러나, 이와같은 종래기술은 PMOS(7)와 NMOS(8)의 접합부분이 넓어 칩사이즈가 크며, 누설전류 및 펀치스루우 현상이 발생되는 문제점이 있었다.
본 발명은 이와같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 PMOS의 드레인과 NMOS의 드레인을 접합시키고 그 하부를 산화막으로 절연시킨 CMOS 인버터를 제공하는 것이다.
본 발명의 다른 목적은 상술한 CMOS 인버터를 제조하는 방법을 제공하는 것이다.
이하, 본 발명을 첨부도명에 의하여 상세히 설명한다.
제 2 도는 본 발명에 따른 CMOS 인버터의 구조도로서, 제 1 도와 동일부호는 동일부분을 나타낸다. 도시한 바와 같이, PMOS(7)의 드레인(4)과 NMOS(8)의 드레인(6)은 접합되며 출력(OUT)을 뽑아내기 위하여, 그 상부에 배리드 콘텍(9)이 형성되며 PMOS(7)의 드레인(4)와 p형 기판(1), NMOS(8)의 드레인(6)과 n형 웰(2)사이를 절연시키기 위하여 그 하부에 절연막(10), 예를 들어 산화막이 형성된 것이다. 이것의 회로는 종래의 회로도인 제 1b 도와 동일하며, 동작설명은 앞서 설명한 바와 같으므로 생략한다.
또한, 제조공정을 살펴보면 제 3a-i 도는 본 발명의 1실시예에 따른 CMOS 인버터의 제조공정도로서, 우선 제 3a, b 도에 도시한 바와 같이 소정의 도전형기판, 예를들어 p형 기판(1)의 일정부분에 제 1 포트레지스트 마스크(11)를 이용하여 불순물 주입에 의한 n형 웰(2)을 형성시킨 후, 제 3c 도와 같이 형성될 PMOS의 드레인 영역과 NMOS의 드레인 영역을 제 2 포토레지스트 바스크(12)로 제한해서 산화막(10)을 성장시킨다.
그후, 제 3d, e 도에 도시한 바와 같이 전면에 에피택셜층(13)을 성장시키고 제 3 포토레지스트 마스크(14)를 사용해서 n형 웰(2)위의 에피택셜층(13)에 불순물을 주입하여 에피택셜층(13)까지 연장된 n형 웰(2)을 형성시킨 후, 제 3f 도와 같이 제 4 포토레지스트 마스크(15)를 사용하여 n형 웰(2)의 소정부분에 p+형 불순물을 이온주입하여 소오스 및 드레인 및 드레인(3,4)을 형성시킨다. 이때, 드레인(4)은 산화막(10)위에 형성되게 된다.
그다음, 제 3g 도에 도시한 바와 같이 제 5 포트레지스트 마스크(16)를 사용하여 p형 기판(1)의 소정부분에 n+형 불순물을 이온주입하여 소오스 및 드레인 영역(5,6)을 형성시킨다. 이때, 드레인(6)은 산화막(10)위에 형성되고 이미 형성된 p+불순물의 드레인(4)과 접합되게 된다. 그후, 제 3h 도와 같이 n형 웰(2)의 소오스 및 드레인 영역(3,4)과 p형 기판(1)의 소오스 및 드레인 영역(5,6)의 각각의 사이에 게이트산화막(17), 게이트(18)를 형성하고, 제 3i 도와 같이 전면에 산화막(19)을 도포하고 콘덱을 낸후 메탈(20)로 배선시키면 PMOS(7)와 NMOS(8)로 된 본 발명에 따른 CMOS 인버처를 제조할 수 있게 된다.
이상 설명한 바와 같이, 본 발명에 다르면 PMOS의 드레인과 NMOS의 드레인을 접합시킨 구조로 칩사이즈를 현저히 줄일 수 있으며, 또한 그 하부에 절연막을 형성시킴으로써 p형 기판과 P+형 불순물의 드레인, n형 웰과 N+형 불순물의 드레인이 서로 연결되는 것이 방지되어 누설전류 및 펀치스루우를 줄일 수 있는 효과가 있다.

Claims (5)

  1. 하나의 칩상에 PMOS와 NMOS가 형성된 CMOS 인버터에 있어서, 상기 PMOS의 드레인과 상기 NMOS의 드레인이 접합되고 그위에는 상기 드레인들이 연결되는 콘택이 형성되고 그 하부에는 절연막이 형성된 것을 특징으로 하는 CMOS 인버터.
  2. 제 1 항에 있어서, 상기 콘텍은 상기 드레인들 사이에 하나의 콘텍으로 되는 것을 특징으로 하는 CMOS 인버터.
  3. 제 1 도전형 기판의 소정부분에 제 2 도전형 웰을 형성시키고 각각의 형성될 드레인 영역의 상부에 제 1 산화막을 성장시키는 공정과, 전면에 에피택셜층을 성장시키고 상기 제 2 도 전형 웰상의 에피택셜층에 제 2 도전형 불순물을 이온주입하는 공정과, 제 1 도전형의 고농도 불순물의 드레인이 상기 제 1 산화막위에 형성되도록 상기 제 2 도전형 웰의 소정부위에 제 1 도 전형 소오스 및 드레인을 형성시키는 공정과, 제 2 도전형의 고농도 불순물의 드레인이 상기 제 1 산화막위에 형성되도록 상기 제 1 도전형 기판의 소정부위에 제 2 도전형 소오스 및 드레인을 형성시키는 공정과, 상기 제 1 도전형 소오스 및 드레인 사이와 상기 제 2 도전형 소오스 및 드레인 사이에 게이트를 형성시키는 공정과, 전면에 제 2 산화막을 도포하고 소정부분에 콘택을 형성한후 배선을 실시하는 공정으로 이루어진 CMOS 인버터의 제조방법.
  4. 제 3 항에 있어서, 상기 제 2 도전형의 고농도 불순물의 드레인은 상기 제 1 도전형의 고농도 불순물의 드레인과 접합하도로 향성시킴을 특징으로 하는 CMOS 인버터의 제조방법.
  5. 제 3 항에 있어서, 상기 콘택 형성 공정중 상기 제 1 도전형의 고농도 불순물의 드레인과 상기 제 2 도전형의 고농도 불순물의 드레인의 연결을 위한 콘택은 하나의 콘택으로 이루어짐을 특징으로 하는 CMOS 인버터의 제조방법.
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