JPS63292666A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63292666A JPS63292666A JP62128901A JP12890187A JPS63292666A JP S63292666 A JPS63292666 A JP S63292666A JP 62128901 A JP62128901 A JP 62128901A JP 12890187 A JP12890187 A JP 12890187A JP S63292666 A JPS63292666 A JP S63292666A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＣＭＯＳトランジスタとバイポーラトランジス
タとが同一半導体基板上に共存する半導体装置を製造す
る方法に関する。
タとが同一半導体基板上に共存する半導体装置を製造す
る方法に関する。
［従来の技術］
第２図は、微細なＭＯＳトランジスタ（Ｎチャネル及び
Ｐチャネルトランジスタ）と微細なバイポーラトランジ
スタ（ＮＰＮ及びＰＮＰトランジスタ）とを同一半導体
基板上に共存させた従来のＢｉ−ＣＭＯＳＬＳＩ半導体
装置の構造を示す。
Ｐチャネルトランジスタ）と微細なバイポーラトランジ
スタ（ＮＰＮ及びＰＮＰトランジスタ）とを同一半導体
基板上に共存させた従来のＢｉ−ＣＭＯＳＬＳＩ半導体
装置の構造を示す。
Ｐ型半導体基板５１上に、Ｎ＋埋込層５２，５４゜５５
及びＰ＋埋込層５３，５６が形成されており、Ｎ十埋込
層５２，５４．５５上には、夫々Ｎ型エピタキシャル層
５８．６０．６１が成長している。
及びＰ＋埋込層５３，５６が形成されており、Ｎ十埋込
層５２，５４．５５上には、夫々Ｎ型エピタキシャル層
５８．６０．６１が成長している。
また、Ｐ＋埋込層５３ ＋’ ５６上には、夫々Ｐウェ
ル５９，５７か形成されている。そして、ＮＰＮバイポ
ーラトランジスタ１００がＮ型エピタキシャル層５８内
に、ＮチャネルＭＯ３ＦＥＴＩＯ１がＰウェル５９内に
、ＰチャネルＭＯ３ＦＥＴ１０２がＮ型エピタキシャル
層６０内に、ラテラルＰＮＰトランジスタ１０３がＮ型
エピタキシャル層６１内に形成されている。
ル５９，５７か形成されている。そして、ＮＰＮバイポ
ーラトランジスタ１００がＮ型エピタキシャル層５８内
に、ＮチャネルＭＯ３ＦＥＴＩＯ１がＰウェル５９内に
、ＰチャネルＭＯ３ＦＥＴ１０２がＮ型エピタキシャル
層６０内に、ラテラルＰＮＰトランジスタ１０３がＮ型
エピタキシャル層６１内に形成されている。
なお、各素子を分離するために、Ｐ＋埋込層５６とＰウ
ェル５７とを熱処理により連結してＰＮ接合分離されて
いる。また、各素子を構成する各種接合、即ち、ＮＰＮ
バイポーラトランジスタ１００のベース６７、及びコレ
クタ電極部分７１、ＮチャネルＭＯ３ＦＥＴＩ ０１の
ソースドレインとなるＮ＋拡散層６５、ＰチャネルＭＯ
ＳＦＥＴ１０２のソースドレインとなるＰ＋拡散層６６
、並びにラテラルＰＮＰトランジスタ１０３のベース電
極部分７２、エミッタＰ＋拡散層ブ３及びコレクタＰ＋
拡散層７４を相互に分離するために、厚さが約１．０μ
ｍのフィールド酸化膜６２が配設されている。
ェル５７とを熱処理により連結してＰＮ接合分離されて
いる。また、各素子を構成する各種接合、即ち、ＮＰＮ
バイポーラトランジスタ１００のベース６７、及びコレ
クタ電極部分７１、ＮチャネルＭＯ３ＦＥＴＩ ０１の
ソースドレインとなるＮ＋拡散層６５、ＰチャネルＭＯ
ＳＦＥＴ１０２のソースドレインとなるＰ＋拡散層６６
、並びにラテラルＰＮＰトランジスタ１０３のベース電
極部分７２、エミッタＰ＋拡散層ブ３及びコレクタＰ＋
拡散層７４を相互に分離するために、厚さが約１．０μ
ｍのフィールド酸化膜６２が配設されている。
また、ＮＰＮバイポーラトランジスタ１００のエミッタ
においては、微細化のために、エミッタポリシリコン層
７０を介してエミッタＮ十拡散層６９を形成しである。
においては、微細化のために、エミッタポリシリコン層
７０を介してエミッタＮ十拡散層６９を形成しである。
ＮチャネルＭＯ３ＦＥＴＩ０１及びＰチャネルＭＯ３Ｆ
ＥＴ１０２においては、厚さが約４００人のゲート酸化
膜６３の上にポリシリコンゲート電極６４が形成された
後、Ｎ＋拡散層６５及びＰ＋拡散層６６がイオン注入又
は不純物拡散により形成される。
ＥＴ１０２においては、厚さが約４００人のゲート酸化
膜６３の上にポリシリコンゲート電極６４が形成された
後、Ｎ＋拡散層６５及びＰ＋拡散層６６がイオン注入又
は不純物拡散により形成される。
ところで、ラテラルＰＮＰ トランジスタ１０３のエミ
ッタＰ＋拡散層７３及びコレクタＰ＋拡散層７４は、製
造工程の簡略化のため、通常、ＰチャネルＭＯ３ＦＥＴ
１０２のソースドレインとなるＰ＋拡散層６６及びＮＰ
Ｎバイポーラトランジスタ１００のベースコンタクト部
分のＰ＋拡散層６８と同時に形成される。
ッタＰ＋拡散層７３及びコレクタＰ＋拡散層７４は、製
造工程の簡略化のため、通常、ＰチャネルＭＯ３ＦＥＴ
１０２のソースドレインとなるＰ＋拡散層６６及びＮＰ
Ｎバイポーラトランジスタ１００のベースコンタクト部
分のＰ＋拡散層６８と同時に形成される。
［発明が解決しようとする問題点］
しかしながら、上述の従来のＢｉ−ＣＭＯ３ＬＳＩにお
けるラテラルＰＮＰトランジスタ１０３は、以下のよう
な欠点を有する。
けるラテラルＰＮＰトランジスタ１０３は、以下のよう
な欠点を有する。
前述の如く、ラテラルＰＮＰトランジスタ１０３のエミ
ッタＰ＋拡散層７３はＰチャネルＭＯ３ＦＥＴ１０２の
ソースドレインとなるＰ＋拡散層６６と同時に形成され
る。
ッタＰ＋拡散層７３はＰチャネルＭＯ３ＦＥＴ１０２の
ソースドレインとなるＰ＋拡散層６６と同時に形成され
る。
ところで、近年、ディジタル／アナログ回路混載のＬＳ
Ｉを、Ｂｉ−ＣＭＯ８ＬＳＩにより実現せんとする試み
が多くなされているが、これらのＬＳＩにおいてはディ
ジタル部分を構成するＣＭＯＳロジック回路に対して、
一層の高速化及び高集積化が要求されいてる。このため
、ＮチャネルＭＯ３ＦＥＴＩ ０１及びＰチャネルＭＯ
３ＦＥＴ１０２を、ショートチャネル化する必要がある
。
Ｉを、Ｂｉ−ＣＭＯ８ＬＳＩにより実現せんとする試み
が多くなされているが、これらのＬＳＩにおいてはディ
ジタル部分を構成するＣＭＯＳロジック回路に対して、
一層の高速化及び高集積化が要求されいてる。このため
、ＮチャネルＭＯ３ＦＥＴＩ ０１及びＰチャネルＭＯ
３ＦＥＴ１０２を、ショートチャネル化する必要がある
。
そして、このショートチャネル化を実現するために、第
２図に示すＮチャネルＭＯＳＦＥＴＩＯＩのソースドレ
インＰ＋拡散層６５及びＰチャネルＭＯＳＦＥＴ１０２
のソースドレインＰ＋拡散層６６を、例えば、０．２μ
ｍ以下と極め°て浅い接合にて形成する必要がある。
２図に示すＮチャネルＭＯＳＦＥＴＩＯＩのソースドレ
インＰ＋拡散層６５及びＰチャネルＭＯＳＦＥＴ１０２
のソースドレインＰ＋拡散層６６を、例えば、０．２μ
ｍ以下と極め°て浅い接合にて形成する必要がある。
そうすると、ラテラルＰＮＰ トランジスタ１０３のエ
ミッタＰ＋拡散層７３及びコレクタ電極部分のＰ＋拡散
層７４も、ＰチャネルＭＯ３ＦＥＴ１０２のＰ＋拡散層
６６と同時に形成されるので、結果的にエミッタのＰ＋
拡散層７３は、接合深さが０．２μｍ以下となり、また
層抵抗ρＳが１００Ω／口以上となるため、エミッタ注
入効率が小さくなる。
ミッタＰ＋拡散層７３及びコレクタ電極部分のＰ＋拡散
層７４も、ＰチャネルＭＯ３ＦＥＴ１０２のＰ＋拡散層
６６と同時に形成されるので、結果的にエミッタのＰ＋
拡散層７３は、接合深さが０．２μｍ以下となり、また
層抵抗ρＳが１００Ω／口以上となるため、エミッタ注
入効率が小さくなる。
また、コレクタのＰ＋拡散層７４も、同時に、浅い接合
で高抵抗になるため、エミッタＰ＋拡散層７３から注入
された正孔のうち、コレクタＰ＋拡散層７４に到達する
ものは少ない。従って、ラテラルＰＮＰトランジスタ１
０３の電流増巾率ｈＦＥは、１乃至１０と極めて低い。
で高抵抗になるため、エミッタＰ＋拡散層７３から注入
された正孔のうち、コレクタＰ＋拡散層７４に到達する
ものは少ない。従って、ラテラルＰＮＰトランジスタ１
０３の電流増巾率ｈＦＥは、１乃至１０と極めて低い。
しかも、このエミッタＰ＋拡散層７３とコレクタＰ＋拡
散層７４の分離中ＷＢＣラテラルＰＮＰトランジスタの
実効ベース長）は、従来のフィールド酸化膜による分離
法を用いれば、最小２乃至３μｍとなる。
散層７４の分離中ＷＢＣラテラルＰＮＰトランジスタの
実効ベース長）は、従来のフィールド酸化膜による分離
法を用いれば、最小２乃至３μｍとなる。
このため、ラテラルＰＮＰトランジスタ１０３のカット
オフ周波数ｆｔの上限は数メガヘルツ（ＭＨｚ 、１０
６Ｈｚ ）に過ぎず、同一基板上に形成されたＮＰＮバ
イポーラトランジスタ１００のそれに比して２乃至３ケ
タ小さいという問題点がある。
オフ周波数ｆｔの上限は数メガヘルツ（ＭＨｚ 、１０
６Ｈｚ ）に過ぎず、同一基板上に形成されたＮＰＮバ
イポーラトランジスタ１００のそれに比して２乃至３ケ
タ小さいという問題点がある。
本発明はかかる事情に鑑みてなされたものであって、微
細かつ高速のＮＰＮバイポーラトランジスタとＮチャネ
ル及びＰチャネルＭＯＳＦＥＴに加えて、高性能のバー
チカルＰＮＰバイポーラトランジスタを同一基板上に同
時に形成することができる半導体装置の製造方法を提供
することを目的とする。
細かつ高速のＮＰＮバイポーラトランジスタとＮチャネ
ル及びＰチャネルＭＯＳＦＥＴに加えて、高性能のバー
チカルＰＮＰバイポーラトランジスタを同一基板上に同
時に形成することができる半導体装置の製造方法を提供
することを目的とする。
［問題点を解決するための手段］
本発明に係る半導体装置の製造方法は、−の導電型を有
する半導体基板上にＮＰＮバイポーラトランジスタ、バ
ーチカルＰＮＰトランジスタ及びＣＭＯ３ＦＥＴを同時
に形成する半導体装置の製造方法において、基板上にシ
リコン酸化膜を形成した後第１のポリシリコン層により
ＣＭＯ３ＦＥＴのゲート電極を加工形成する工程と、゛
このゲート電極を酸化する工程と、バーチカルＰＮＰト
ランジスタのベース領域並びにＮチャネルＭＯ３ＦＥＴ
のソース及びドレイン領域に同時にＮ型層を形成する工
程と、ＮＰＮバイポーラトランジスタのベース領域並び
にＰチャネルＭＯ３ＦＥＴのソース及びドレイン領域に
同時にＰ型層を形成する工程と、前記シリコン酸化膜に
おけるＮＰＮバイポーラトランジスタ及びバーチカルＰ
ＮＰトランジスタのエミッタに対応する領域を選択的に
除去する工程と、第２のポリシリコン層を堆積させる工
程と、前記ＮＰＮバイポーラトランジスタ及びバーチカ
ルＰＮＰ トランジスタのエミッタに対応する領域並び
にポリシリコンゲート電極の側壁を残してそれ以外の領
域の第２のポリシリコン層を選択的に除去する工程と、
Ｎ型層及びＰ型層内にＮ＋又はＰ＋拡散層を形成する工
程と、を有することを特徴とする。
する半導体基板上にＮＰＮバイポーラトランジスタ、バ
ーチカルＰＮＰトランジスタ及びＣＭＯ３ＦＥＴを同時
に形成する半導体装置の製造方法において、基板上にシ
リコン酸化膜を形成した後第１のポリシリコン層により
ＣＭＯ３ＦＥＴのゲート電極を加工形成する工程と、゛
このゲート電極を酸化する工程と、バーチカルＰＮＰト
ランジスタのベース領域並びにＮチャネルＭＯ３ＦＥＴ
のソース及びドレイン領域に同時にＮ型層を形成する工
程と、ＮＰＮバイポーラトランジスタのベース領域並び
にＰチャネルＭＯ３ＦＥＴのソース及びドレイン領域に
同時にＰ型層を形成する工程と、前記シリコン酸化膜に
おけるＮＰＮバイポーラトランジスタ及びバーチカルＰ
ＮＰトランジスタのエミッタに対応する領域を選択的に
除去する工程と、第２のポリシリコン層を堆積させる工
程と、前記ＮＰＮバイポーラトランジスタ及びバーチカ
ルＰＮＰ トランジスタのエミッタに対応する領域並び
にポリシリコンゲート電極の側壁を残してそれ以外の領
域の第２のポリシリコン層を選択的に除去する工程と、
Ｎ型層及びＰ型層内にＮ＋又はＰ＋拡散層を形成する工
程と、を有することを特徴とする。
［作用］
本発明においては、バーチカルＰＮＰトランジスタのベ
ース領域並びにＮチャネルＭＯＳＦＥＴのソース及びド
レイン領域にＮ型層を形成し、ＮＰＮバイポーラトラン
ジスタのベース領域並びにＰチャネルＭＯ３ＦＥＴのソ
ース及びドレイン領域にＰ型層を形成した後に、イオン
注入により各領域にＮ＋又はＰ＋の拡散層を形成する。
ース領域並びにＮチャネルＭＯＳＦＥＴのソース及びド
レイン領域にＮ型層を形成し、ＮＰＮバイポーラトラン
ジスタのベース領域並びにＰチャネルＭＯ３ＦＥＴのソ
ース及びドレイン領域にＰ型層を形成した後に、イオン
注入により各領域にＮ＋又はＰ＋の拡散層を形成する。
この場合に、イオン注入に先立ち、ＮＰＮバイポーラト
ランジスタ及びバーチカルＰＮＰトランジスタのエミッ
タに対応する領域には、第２のポリシリコン層を形成し
であるので、この領域のＮ＋又はＰ＋拡散層（エミッタ
）はＮ又はＰチャネルＭＯ３ＦＥＴのソースドレイン領
域の拡散層に比して浅い接合が得られる。
ランジスタ及びバーチカルＰＮＰトランジスタのエミッ
タに対応する領域には、第２のポリシリコン層を形成し
であるので、この領域のＮ＋又はＰ＋拡散層（エミッタ
）はＮ又はＰチャネルＭＯ３ＦＥＴのソースドレイン領
域の拡散層に比して浅い接合が得られる。
また、ポリシリコンゲート電極の側壁にも第２のポリシ
リコン層を形成しであるので、Ｎ又はＰチャネルＭＯ３
ＦＥＴのＮ＋拡散層又はＰ＋拡散層はゲート電極からこ
の側壁のポリシリコン層の厚さ分だけ離隔して形成され
る。従って、ゲート電極近傍の不純物濃度は低濃度のＮ
型層又はＰ型層により決定され、不純物濃度の傾斜は緩
やかである。
リコン層を形成しであるので、Ｎ又はＰチャネルＭＯ３
ＦＥＴのＮ＋拡散層又はＰ＋拡散層はゲート電極からこ
の側壁のポリシリコン層の厚さ分だけ離隔して形成され
る。従って、ゲート電極近傍の不純物濃度は低濃度のＮ
型層又はＰ型層により決定され、不純物濃度の傾斜は緩
やかである。
＝９−
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図（ａ）乃至（ｏ）は本発明の実施例に係る半導体
装置の製造方法を工程順に示す縦断面図である。
装置の製造方法を工程順に示す縦断面図である。
第１図（ａ）に示すように、例えば比抵抗が１０Ω印、
結晶面方位が（１００）のＰ型半導体基板１上の所定位
置に、高濃度の埋込層２，３，４゜５．６を形成した後
、比抵抗が４乃至５ΩΩ、厚さが４乃至５μｍのＮ型エ
ピタキシャル層７を成長させる。この場合に、Ｎ＋埋込
層２はＮＰＮバイポーラトランジスタ９０を形成すべき
領域に、Ｐ＋埋込層３はＮチャネルＭＯ３ＦＥＴ９１を
形成すべき領域に形成する。
結晶面方位が（１００）のＰ型半導体基板１上の所定位
置に、高濃度の埋込層２，３，４゜５．６を形成した後
、比抵抗が４乃至５ΩΩ、厚さが４乃至５μｍのＮ型エ
ピタキシャル層７を成長させる。この場合に、Ｎ＋埋込
層２はＮＰＮバイポーラトランジスタ９０を形成すべき
領域に、Ｐ＋埋込層３はＮチャネルＭＯ３ＦＥＴ９１を
形成すべき領域に形成する。
また、Ｎ＋埋込層４はＰチャネルＭＯＳ Ｆ ＥＴ９２
を形成すべき領域と、バーチカルＰＮＰパイボーラトラ
ンジ不夕９３を形成すべき領域とにまたがって形成し、
Ｐ＋埋込層５はＮ１埋込層４に重ねてバーチカルＰＮＰ
バイポーラトランジスター１０＝ ９３を形成すべき領域に形成する。
を形成すべき領域と、バーチカルＰＮＰパイボーラトラ
ンジ不夕９３を形成すべき領域とにまたがって形成し、
Ｐ＋埋込層５はＮ１埋込層４に重ねてバーチカルＰＮＰ
バイポーラトランジスター１０＝ ９３を形成すべき領域に形成する。
更に、複数のＮＰＮバイポーラトランジスタ９０を相互
に電気的に絶縁する分離領域に、夫々Ｐ＋埋込層６を形
成する。
に電気的に絶縁する分離領域に、夫々Ｐ＋埋込層６を形
成する。
なお、Ｎ＋埋込層２，４は、Ａ５等をドープすることに
より形成し、その層抵抗ρＳは約２０Ω／口である。ま
た、Ｐ＋埋込層３，５．６はＢ等をドープすることによ
り形成し、その層抵抗ρ５を約３００Ω／口にする。
より形成し、その層抵抗ρＳは約２０Ω／口である。ま
た、Ｐ＋埋込層３，５．６はＢ等をドープすることによ
り形成し、その層抵抗ρ５を約３００Ω／口にする。
次に、第１図（ｂ）に示すように、Ｎ型エピタキシャル
層７の表面に厚さが約５００人の熱酸化膜８を形成する
。その後、通常のフォトレジスト法により、フォトレジ
ストリを一様に塗布した後、Ｐ＋埋込層３，５．６上の
フォトレジストを取り除いて熱酸化膜８を露出させる。
層７の表面に厚さが約５００人の熱酸化膜８を形成する
。その後、通常のフォトレジスト法により、フォトレジ
ストリを一様に塗布した後、Ｐ＋埋込層３，５．６上の
フォトレジストを取り除いて熱酸化膜８を露出させる。
そして、これらの領域のＮ型エピタキシャル層７の表面
近傍に、ボロンイオンを；例えば、エネルギが１００Ｋ
ｅ■、ドーズ量が１．０Ｘ１０１３ｃｍ ”でイオン
注入し、Ｐウェル１０を形成する。
近傍に、ボロンイオンを；例えば、エネルギが１００Ｋ
ｅ■、ドーズ量が１．０Ｘ１０１３ｃｍ ”でイオン
注入し、Ｐウェル１０を形成する。
次に、第１図（Ｃ）に示すように、前述のボロンイオン
の注入と同様に、フォトレジスト法によりＰチャネルＭ
Ｏ３ＦＥＴ９２を形成すべき領域を除いてフォトレジス
ト１１を形成し、この領域のＮ型エピタキシャル層７の
表面近傍に、リンイオンを、例えば、エネルギが１５０
ＫｅＶ、ドーズ量が６． Ｏｘ １０１２ｃｍ ”で
イオン注入し、Ｎウェル１２を形成する。この場合に、
Ｎ＋埋込層２上のＮ型エピタキシャル層７表面には、リ
ンイオンを注入せず、Ｎウェルを形成しない。
の注入と同様に、フォトレジスト法によりＰチャネルＭ
Ｏ３ＦＥＴ９２を形成すべき領域を除いてフォトレジス
ト１１を形成し、この領域のＮ型エピタキシャル層７の
表面近傍に、リンイオンを、例えば、エネルギが１５０
ＫｅＶ、ドーズ量が６． Ｏｘ １０１２ｃｍ ”で
イオン注入し、Ｎウェル１２を形成する。この場合に、
Ｎ＋埋込層２上のＮ型エピタキシャル層７表面には、リ
ンイオンを注入せず、Ｎウェルを形成しない。
次に、第１図（ｄ）に示すように、１２００°Ｃの窒素
雰囲気中で約６０分間加熱して熱処理することにより、
ホロンイオン注入によるＰウェル１０及びリンイオン注
入によるＮウェル１２のアクセプタイオン及びドナーイ
オンを活性化し、ドライヴインを実施する。これにより
、Ｐウェル１３゜１５．１６及びＮウェル１４を形成す
る。この場合に、Ｐ＋埋込層３とＰウェル１３及びＰ＋
埋込層６とＰウェル１６とは、Ｐ＋埋込層３，６にドー
プされたボロンの上方への拡散と、Ｐウェル１３．１６
にイオン注入されたボロンの下方への拡散とにより、エ
ピタキシャル層７の表面から約１゜５μｍの深さ位置に
て接続される。
雰囲気中で約６０分間加熱して熱処理することにより、
ホロンイオン注入によるＰウェル１０及びリンイオン注
入によるＮウェル１２のアクセプタイオン及びドナーイ
オンを活性化し、ドライヴインを実施する。これにより
、Ｐウェル１３゜１５．１６及びＮウェル１４を形成す
る。この場合に、Ｐ＋埋込層３とＰウェル１３及びＰ＋
埋込層６とＰウェル１６とは、Ｐ＋埋込層３，６にドー
プされたボロンの上方への拡散と、Ｐウェル１３．１６
にイオン注入されたボロンの下方への拡散とにより、エ
ピタキシャル層７の表面から約１゜５μｍの深さ位置に
て接続される。
また、Ｐ＋埋込層５とＰウェル１５も同様に接続される
。この場合に、Ｎ＋埋込層４を形成するＡ５に比してＰ
＋埋込層５を形成するＢの方が上方への拡散距離が大き
いため、エピタキシャル層７の表面近傍においてＰ＋埋
込層５とＰウェル１５とが接続される。一方、Ａｓによ
り形成されたＮ＋埋込層４の層抵抗ρ５は約２０Ω／口
と低く、Ａ５ドーパントの濃度が高い（〜１０２０ｃｍ
’）のに対し、Ｂにより形成されたＰ＋埋込層５の層抵
抗ρＳは約３００Ω／口と高く、Ｂドーパントの濃度が
比較的低い（〜１０１８ｃｍ’）。このため、Ｐ型基板
１にＰ＋埋込層５が接続されることはなく、第１図（ｄ
）に示すようにＮ＋埋込層４がＰ型基板１とＰ＋埋込層
５との間に介在して両者を電気的に絶縁するような構造
となっている。
。この場合に、Ｎ＋埋込層４を形成するＡ５に比してＰ
＋埋込層５を形成するＢの方が上方への拡散距離が大き
いため、エピタキシャル層７の表面近傍においてＰ＋埋
込層５とＰウェル１５とが接続される。一方、Ａｓによ
り形成されたＮ＋埋込層４の層抵抗ρ５は約２０Ω／口
と低く、Ａ５ドーパントの濃度が高い（〜１０２０ｃｍ
’）のに対し、Ｂにより形成されたＰ＋埋込層５の層抵
抗ρＳは約３００Ω／口と高く、Ｂドーパントの濃度が
比較的低い（〜１０１８ｃｍ’）。このため、Ｐ型基板
１にＰ＋埋込層５が接続されることはなく、第１図（ｄ
）に示すようにＮ＋埋込層４がＰ型基板１とＰ＋埋込層
５との間に介在して両者を電気的に絶縁するような構造
となっている。
また、Ｎ＋埋込層４上のＰチャネルＭＯ３ＦＥＴ９２を
形成すべき領域には、シリコン表面濃度が約５．ＯＸＩ
Ｏ１６ｃｍ ’のＮウェル１°４が形成される。Ｎウ
ェル１４のシリコン表面濃度がＮ型エピタキシャル層７
に比して１０倍以上であるのは、ショートチャネルＰチ
ャネルＭＯ３ＦＥＴ９２のパンチスルーを防止するため
である。
形成すべき領域には、シリコン表面濃度が約５．ＯＸＩ
Ｏ１６ｃｍ ’のＮウェル１°４が形成される。Ｎウ
ェル１４のシリコン表面濃度がＮ型エピタキシャル層７
に比して１０倍以上であるのは、ショートチャネルＰチ
ャネルＭＯ３ＦＥＴ９２のパンチスルーを防止するため
である。
更に、Ｎ十埋込層２上のＮＰＮバイポーラトランジスタ
９０を形成すべき領域には、Ｎ型エピタキシャル層７が
そのまま残存する。これは、このＮＰＮバイポーラトラ
ンジスタ素子はアナログ回路に使用するため、ディジタ
ル部に比して電源電圧が大きい（９乃至１５■）場合も
考慮し、ＮＰＮバイポーラトランジスタのコレクターエ
ミッタ間耐圧ＢＶＣＨＤを１５■以上とするためである
。
９０を形成すべき領域には、Ｎ型エピタキシャル層７が
そのまま残存する。これは、このＮＰＮバイポーラトラ
ンジスタ素子はアナログ回路に使用するため、ディジタ
ル部に比して電源電圧が大きい（９乃至１５■）場合も
考慮し、ＮＰＮバイポーラトランジスタのコレクターエ
ミッタ間耐圧ＢＶＣＨＤを１５■以上とするためである
。
次に、第１図（ｅ）に示すように、通常の局所酸化法（
ロコス：ＬＯＣＯ３）により、厚さが約１．０μｍのフ
ィールド酸化膜１７を形成し、このフィールド酸化膜１
７により素子分離する。
ロコス：ＬＯＣＯ３）により、厚さが約１．０μｍのフ
ィールド酸化膜１７を形成し、このフィールド酸化膜１
７により素子分離する。
また、素子領域上には、新たに、厚さが約３００人のゲ
ート酸化膜１８を形成する。
ート酸化膜１８を形成する。
次に、第１図（ｆ）に示すように、フォトレジスト１９
を塗布した後、このフォトレジスト１９におけるＮＰＮ
バイポーラトランジスタ９０のコレクタ取出領域２０を
開口し、フォトレジスト１９をマスクにして領域２０上
のゲート酸化膜１８を、バッフアート弗酸により選択的
にエツチングして除去する。
を塗布した後、このフォトレジスト１９におけるＮＰＮ
バイポーラトランジスタ９０のコレクタ取出領域２０を
開口し、フォトレジスト１９をマスクにして領域２０上
のゲート酸化膜１８を、バッフアート弗酸により選択的
にエツチングして除去する。
次に、第１図（ｇ）に示すように、ＬＰＣＶＤ（減圧Ｃ
ＶＤ）法によりポリシリコン層２１を厚さが約４０００
人になるように成長させ、その後ＰＯＣｌ３雰囲気中で
９５０℃に１０乃至２０分間加熱してリンをポリシリコ
ン層２１に拡散させる。これにより、ポリシリコン層２
１の層抵抗を２０乃至３０Ω／口にすると共に、ＮＰＮ
バイポーラトランジスタのコレクタ取出領域２０にＮ＋
拡散層２２を形成する。
ＶＤ）法によりポリシリコン層２１を厚さが約４０００
人になるように成長させ、その後ＰＯＣｌ３雰囲気中で
９５０℃に１０乃至２０分間加熱してリンをポリシリコ
ン層２１に拡散させる。これにより、ポリシリコン層２
１の層抵抗を２０乃至３０Ω／口にすると共に、ＮＰＮ
バイポーラトランジスタのコレクタ取出領域２０にＮ＋
拡散層２２を形成する。
次に、第１図（ｈ）に示すように、ポリシリコン層２１
を選択的にエツチングすることにより、ＭＯＳＦＥＴ９
１．９２のポリシリコンゲート電極２３及びＮＰＮバイ
ポーラトランジスタ９０のポリシリコンコレクタ電極２
５を形成する。その後、このポリシリコンで形成された
ゲー゛ト電極２３及びコレクタ電極２５の表面及び側面
を、例えば、酸素雰囲気中で９００℃に約６０分加熱し
て酸化させることにより、ポリシリコンゲート電極２３
及びコレクタ電極２５の表面及び側面に厚さが約５００
人の酸化膜２４を形成する。
を選択的にエツチングすることにより、ＭＯＳＦＥＴ９
１．９２のポリシリコンゲート電極２３及びＮＰＮバイ
ポーラトランジスタ９０のポリシリコンコレクタ電極２
５を形成する。その後、このポリシリコンで形成された
ゲー゛ト電極２３及びコレクタ電極２５の表面及び側面
を、例えば、酸素雰囲気中で９００℃に約６０分加熱し
て酸化させることにより、ポリシリコンゲート電極２３
及びコレクタ電極２５の表面及び側面に厚さが約５００
人の酸化膜２４を形成する。
次に、第１図（ｉ）に示すように、通常のフォトレジス
ト法により、ＮチャネルＭＯ３ＦＥＴ９１を形成すべき
領域のＰウェル１３上の部分及びバーチカルＰＮＰバイ
ポーラトランジスタ９３を形成すべき領域のＰウェル１
５上の部分を開口させてフォトレジスト４６を形成し、
このフォトレジスト４６をマスクとして、リンイオンを
、例えば、エネルギが５０乃至１００ Ｋ ｅ Ｖ、ド
ーズ量が３乃至８Ｘ１０１３ｃｍ ”の条件でイオン
注入する。これにより、ＮチャネルＭＯＳＦＥＴ９１の
Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ ） Ｎ型層２６及びＰＮＰバイポーラトランジスタ
９３のＮ型ベース層２７を同時に形成する。
ト法により、ＮチャネルＭＯ３ＦＥＴ９１を形成すべき
領域のＰウェル１３上の部分及びバーチカルＰＮＰバイ
ポーラトランジスタ９３を形成すべき領域のＰウェル１
５上の部分を開口させてフォトレジスト４６を形成し、
このフォトレジスト４６をマスクとして、リンイオンを
、例えば、エネルギが５０乃至１００ Ｋ ｅ Ｖ、ド
ーズ量が３乃至８Ｘ１０１３ｃｍ ”の条件でイオン
注入する。これにより、ＮチャネルＭＯＳＦＥＴ９１の
Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ ） Ｎ型層２６及びＰＮＰバイポーラトランジスタ
９３のＮ型ベース層２７を同時に形成する。
次に、第１図（ｊ）に示すように、通常のフォトレジス
ト法により、ＰチャネルＭＯＳＦＥＴ９２を形成すべき
領域のＮウェル１４上の部分、ＮＰＮトランジスタ９０
を形成すべき領域のＮ型エピタキシャル層７上の部分及
びバーチカルＰＮＰトランジスタ９３を形成すべき領域
のＰウェル１５上の部分を開口させてフォトレジスト２
８を形成し、このフォトレジスト２８をマスクとして、
ボロンイオンを、例えば、エネルギが３０乃至５０Ｋｅ
Ｖ、ドーズ量が３乃至８Ｘ１０”ｃｍ−２の条件でイオ
ン注入する。これにより、ＰチャネルＭＯＳＦＥＴ９２
のＬｌ）Ｄ Ｐ型層２９、ＮＰＮバイポーラトランジ
スタ９０のＰ型ベース層３ｏ、及びＰＮＰトランジスタ
９３のＰ型コレクタ層３１を同時に形成する。
ト法により、ＰチャネルＭＯＳＦＥＴ９２を形成すべき
領域のＮウェル１４上の部分、ＮＰＮトランジスタ９０
を形成すべき領域のＮ型エピタキシャル層７上の部分及
びバーチカルＰＮＰトランジスタ９３を形成すべき領域
のＰウェル１５上の部分を開口させてフォトレジスト２
８を形成し、このフォトレジスト２８をマスクとして、
ボロンイオンを、例えば、エネルギが３０乃至５０Ｋｅ
Ｖ、ドーズ量が３乃至８Ｘ１０”ｃｍ−２の条件でイオ
ン注入する。これにより、ＰチャネルＭＯＳＦＥＴ９２
のＬｌ）Ｄ Ｐ型層２９、ＮＰＮバイポーラトランジ
スタ９０のＰ型ベース層３ｏ、及びＰＮＰトランジスタ
９３のＰ型コレクタ層３１を同時に形成する。
次に、第１図（ｋ＞に示すように、ＮＰＮバイポーラト
ランジスタ９０のエミッタとなるべき領域３２ａ及びＰ
ＮＰバイポーラトランジスタ９３のエミッタとなるべき
領域３２ｂ上のゲート酸化膜１８を選択的にエツチング
して除去し、この領域３２ａ、３２ｂを開口させた後、
ＬＰＣＶＤ法により、第２のポリシリコン層３３を厚さ
が約２０００人になるように成長させる。
ランジスタ９０のエミッタとなるべき領域３２ａ及びＰ
ＮＰバイポーラトランジスタ９３のエミッタとなるべき
領域３２ｂ上のゲート酸化膜１８を選択的にエツチング
して除去し、この領域３２ａ、３２ｂを開口させた後、
ＬＰＣＶＤ法により、第２のポリシリコン層３３を厚さ
が約２０００人になるように成長させる。
次に、通常のフォトレジスト法により、ポリシリコン層
３３上にフォトレジスト４７を一様に形成した後、第１
図（ρ）に示すように、エミッタとなる開口領域３２ａ
、３２ｂを覆う領域を残してフォトレジスト４７を除去
する。そして、このフォトレジスト４７をマスクとして
、第２のポリシリコン層３３を、ＣＦ４＋８２ガスをエ
ツチングガスとしてＲＩＥ（反応性イオンエツチング）
によりエツチングし、ＮＰＮバイポーラトランジスタ９
０のエミッタポリシリコン層３４と、ＰＮＰバイポーラ
トランジスタ９３のエミッタポリシリコン層３５と、ポ
リシリコンゲート側壁３６とを同時に形成する。この場
合に、第２のポリシリコン層３３の膜厚は約２０００人
であるから、ポリシリコンゲート側壁３６の厚さ、つま
り、表面に平行の方向の長さも約２０００人とすること
ができる。
３３上にフォトレジスト４７を一様に形成した後、第１
図（ρ）に示すように、エミッタとなる開口領域３２ａ
、３２ｂを覆う領域を残してフォトレジスト４７を除去
する。そして、このフォトレジスト４７をマスクとして
、第２のポリシリコン層３３を、ＣＦ４＋８２ガスをエ
ツチングガスとしてＲＩＥ（反応性イオンエツチング）
によりエツチングし、ＮＰＮバイポーラトランジスタ９
０のエミッタポリシリコン層３４と、ＰＮＰバイポーラ
トランジスタ９３のエミッタポリシリコン層３５と、ポ
リシリコンゲート側壁３６とを同時に形成する。この場
合に、第２のポリシリコン層３３の膜厚は約２０００人
であるから、ポリシリコンゲート側壁３６の厚さ、つま
り、表面に平行の方向の長さも約２０００人とすること
ができる。
次に、第１図（ｍ＞に示すように、ＮＰＮバイポーラト
ランジスタ９０のエミッタ、コレクタ電極領域、Ｎチャ
ネルＭＯＳＦＥＴ９１のソースドレイン領域及びＰＮＰ
バイポーラトランジスタ９３のベースコンタクト領域上
を選択的に開口したフォトレジスト４０をイオン注入マ
スク材として、例えば、ヒ素イオンをエネルギが５０Ｋ
ｅＶ、ドーズ量が１．０ＸＩ０１６ｃｍ ”の条件で
イオン注入する。
ランジスタ９０のエミッタ、コレクタ電極領域、Ｎチャ
ネルＭＯＳＦＥＴ９１のソースドレイン領域及びＰＮＰ
バイポーラトランジスタ９３のベースコンタクト領域上
を選択的に開口したフォトレジスト４０をイオン注入マ
スク材として、例えば、ヒ素イオンをエネルギが５０Ｋ
ｅＶ、ドーズ量が１．０ＸＩ０１６ｃｍ ”の条件で
イオン注入する。
そして、フォトレジスト４０を除去した後、熱処理する
ことにより注入イオンを活性化してＮチャネルＭＯ３Ｆ
ＥＴ９１のソースドレイン領域ののＮ生鉱散層３７、Ｐ
ＮＰバイポーラトランジスタ９３のベースコンタクト領
域のＮ＋拡散層３９、及びＮＰＮバイポーラトランジス
タ９０のエミッタ３８を形成する。
ことにより注入イオンを活性化してＮチャネルＭＯ３Ｆ
ＥＴ９１のソースドレイン領域ののＮ生鉱散層３７、Ｐ
ＮＰバイポーラトランジスタ９３のベースコンタクト領
域のＮ＋拡散層３９、及びＮＰＮバイポーラトランジス
タ９０のエミッタ３８を形成する。
この場合に、エミッタ３８においては、ヒ素イオンを、
先ず、エミッタポリシリコン層３４に注入し、その後の
熱処理によりヒ素をエミッタポリシリコン層３４からＰ
型ベース層３０に拡散させるので、直接注入されるＮチ
ャネルＭＯＳＦＥＴ９１のソースドレインのＮ＋拡散層
３７°に比して浅い接合が得られる。従って、ＮＰＮバ
イポーラトランジスタ９０の動作を高速化させる上で有
利である。
先ず、エミッタポリシリコン層３４に注入し、その後の
熱処理によりヒ素をエミッタポリシリコン層３４からＰ
型ベース層３０に拡散させるので、直接注入されるＮチ
ャネルＭＯＳＦＥＴ９１のソースドレインのＮ＋拡散層
３７°に比して浅い接合が得られる。従って、ＮＰＮバ
イポーラトランジスタ９０の動作を高速化させる上で有
利である。
また、ＮチャネルＭＯ３ＦＥＴ９１のソースドレイン領
域に注目すると、高濃度（ＩＸ１０２０ｃｍ ’以上
）のＮ＋拡散層３７は、ポリシリコンゲート側壁３６の
存在によりポリシリコンゲート電極２３から側壁３６の
厚さ分（約２０００人）だけ隔てられる。これにより、
ポリシリコンゲート電極２３付近の不純物濃度は、比較
的低濃度のＮ型層２６により決定されるので、所謂ＬＤ
Ｄ構造となり、トランジスタ動作時に生じるホットキャ
リア効果による特性劣化を抑制することができる。従っ
て、トランジスタのチャネル長を非常に小さく （１，
３μｍ以下）設計することが可能である。
域に注目すると、高濃度（ＩＸ１０２０ｃｍ ’以上
）のＮ＋拡散層３７は、ポリシリコンゲート側壁３６の
存在によりポリシリコンゲート電極２３から側壁３６の
厚さ分（約２０００人）だけ隔てられる。これにより、
ポリシリコンゲート電極２３付近の不純物濃度は、比較
的低濃度のＮ型層２６により決定されるので、所謂ＬＤ
Ｄ構造となり、トランジスタ動作時に生じるホットキャ
リア効果による特性劣化を抑制することができる。従っ
て、トランジスタのチャネル長を非常に小さく （１，
３μｍ以下）設計することが可能である。
次に、第１図（ｎ）に示すように、ＰＮＰバイポーラト
ランジスタ９３のエミッタ及びコレクタ電極領域、Ｐチ
ャネルＭＯ３ＦＥＴ９２のソースドレイン領域、並びに
ＮＰＮバイポーラトランジスタ９０のベースコンタクト
領域の上方を選択的に開口させたフォトレジスト４５を
形成し、このフォトレジスト４５をイオン注入マスク材
として、例えば、ボロンイオンをエネルギが３０ＫｅＶ
、ドーズ量が５．ＯＸＩＯ１５ｃｍ−２の条件でイオン
注入する。そして、フォトレジスト４５を除去した後、
適当な熱処理をすることにより、注入イオンを活性化さ
せ、ＰチャネルＭＯ３ＦＥＴ９２のソースドレイン領域
のＰ＋拡散層４１、ＮＰＮバイポーラトランジスタ９０
のベースコンタクト領域のＰ＋拡散層４４、並びにＰＮ
Ｐバイポーラトランジスタ９３のエミッタ４２及びコレ
クタコンタクト領域のＰ＋拡散層４３を形成する。
ランジスタ９３のエミッタ及びコレクタ電極領域、Ｐチ
ャネルＭＯ３ＦＥＴ９２のソースドレイン領域、並びに
ＮＰＮバイポーラトランジスタ９０のベースコンタクト
領域の上方を選択的に開口させたフォトレジスト４５を
形成し、このフォトレジスト４５をイオン注入マスク材
として、例えば、ボロンイオンをエネルギが３０ＫｅＶ
、ドーズ量が５．ＯＸＩＯ１５ｃｍ−２の条件でイオン
注入する。そして、フォトレジスト４５を除去した後、
適当な熱処理をすることにより、注入イオンを活性化さ
せ、ＰチャネルＭＯ３ＦＥＴ９２のソースドレイン領域
のＰ＋拡散層４１、ＮＰＮバイポーラトランジスタ９０
のベースコンタクト領域のＰ＋拡散層４４、並びにＰＮ
Ｐバイポーラトランジスタ９３のエミッタ４２及びコレ
クタコンタクト領域のＰ＋拡散層４３を形成する。
この場合に、前述のＮＰＮバイポーラトランジスタ９０
のエミッタ形成法と同様に、ＰＮＰバイポーラトランジ
スタ９３のエミッタ４２も、先ずボロンイオンをエミッ
タポリシリコン層３５に注入し、その後の熱処理により
エミッタポリシリコン層３５からＮ型ベース層２７に拡
散させるので、ＰチャネルＭＯ３ＦＥＴ９２のソースド
レインのＰ＋拡散層４１に比して浅い接合が得られ、Ｐ
ＮＰバイポーラトランジスタ９３の高速化上有利である
。特に、ボロンはヒ素に比して拡散係数が大きいので、
浅い接合を有するＰ＋層を形成しにくいが、この実施例
のように形成することにより、浅い接合を有するＰ＋層
を容易に形成することができる。
のエミッタ形成法と同様に、ＰＮＰバイポーラトランジ
スタ９３のエミッタ４２も、先ずボロンイオンをエミッ
タポリシリコン層３５に注入し、その後の熱処理により
エミッタポリシリコン層３５からＮ型ベース層２７に拡
散させるので、ＰチャネルＭＯ３ＦＥＴ９２のソースド
レインのＰ＋拡散層４１に比して浅い接合が得られ、Ｐ
ＮＰバイポーラトランジスタ９３の高速化上有利である
。特に、ボロンはヒ素に比して拡散係数が大きいので、
浅い接合を有するＰ＋層を形成しにくいが、この実施例
のように形成することにより、浅い接合を有するＰ＋層
を容易に形成することができる。
また、ＰチャネルＭＯ３ＦＥＴ９２のソースドレイン部
分に注目すると、高濃度（ＩＸ１０１９ｃｍ ’以上
）のＰ＋拡散層４１は、ポリシリコンゲート側壁３６の
存在により、ポリシリコンゲート電極２３から側壁３６
の厚さ分（約２０００人）だけ隔てられているため、Ｎ
チャネルＭＯ３ＦＥＴ９１の場合と同様にＬＤＤ構造と
なる。
分に注目すると、高濃度（ＩＸ１０１９ｃｍ ’以上
）のＰ＋拡散層４１は、ポリシリコンゲート側壁３６の
存在により、ポリシリコンゲート電極２３から側壁３６
の厚さ分（約２０００人）だけ隔てられているため、Ｎ
チャネルＭＯ３ＦＥＴ９１の場合と同様にＬＤＤ構造と
なる。
但し、ＰチャネルＭＯＳＦＥＴ９２の場合は、ＬＤＤ構
造にすることで有利となる点は、ホットキャリア効果の
抑制というよりは、ショートチャネル化することにより
生ずるしきい値電圧（Ｖ□）の低下、又はパンチスルー
と呼ばれるソースドレイン間耐圧（ＢＶＤＳ）の低下を
抑制することであると考えられる。これは、前述のよう
にボロンの拡散係数がヒ素に比して極めて大きいので、
ソースドレイン部分のＰ生鉱散層４１の横方向拡散を側
壁３６の厚さ分（〜２０００人）だけ小さくしてやり、
実効的なチャネル長の減少を抑えるからである。
造にすることで有利となる点は、ホットキャリア効果の
抑制というよりは、ショートチャネル化することにより
生ずるしきい値電圧（Ｖ□）の低下、又はパンチスルー
と呼ばれるソースドレイン間耐圧（ＢＶＤＳ）の低下を
抑制することであると考えられる。これは、前述のよう
にボロンの拡散係数がヒ素に比して極めて大きいので、
ソースドレイン部分のＰ生鉱散層４１の横方向拡散を側
壁３６の厚さ分（〜２０００人）だけ小さくしてやり、
実効的なチャネル長の減少を抑えるからである。
次いで、第１図（ｏ）に示すように、フォトレジスト４
５を除去する。
５を除去する。
以後、必要に応じ、通常のフォトレジスト法によりエミ
ッタポリシリコン層３４．３５のみをフォトレジストで
覆い、ポリシリコンゲート側壁３６のみを選択的に等方
性プラズマエツチング（エツチングガスＣＦ４）でエツ
チング除去する。この場合に、ポリシリコンゲート電極
の側面酸化膜２４はエツチングマスクとなり、この等方
性プラズマエツチングにより、ポリシリコンゲート電極
２３及びポリシリコンコレクタ電極２５がエツチングさ
れることを防止する。
ッタポリシリコン層３４．３５のみをフォトレジストで
覆い、ポリシリコンゲート側壁３６のみを選択的に等方
性プラズマエツチング（エツチングガスＣＦ４）でエツ
チング除去する。この場合に、ポリシリコンゲート電極
の側面酸化膜２４はエツチングマスクとなり、この等方
性プラズマエツチングにより、ポリシリコンゲート電極
２３及びポリシリコンコレクタ電極２５がエツチングさ
れることを防止する。
更に、通常の工程により、ＣＶＤ酸化膜を堆積させ、コ
ンタクトホールを開口し、アルミニウム等による配線加
工を施す。
ンタクトホールを開口し、アルミニウム等による配線加
工を施す。
これにより、同一基板１上に、ＮＰＮバイポーラトラン
ジスタ９０、ＮチャネルＭＯＳＦＥＴ９１、Ｐチャネル
ＭＯＳＦＥＴ９２及びバーチカルＰＮＰバイポーラトラ
ンジスタ９３が形成された半導体装置が得られ、所望の
Ｂ ｉ −ＣＭ ＯＳ Ｌ ＳＩを製造することができ
る。
ジスタ９０、ＮチャネルＭＯＳＦＥＴ９１、Ｐチャネル
ＭＯＳＦＥＴ９２及びバーチカルＰＮＰバイポーラトラ
ンジスタ９３が形成された半導体装置が得られ、所望の
Ｂ ｉ −ＣＭ ＯＳ Ｌ ＳＩを製造することができ
る。
［発明の効果コ
以上詳細に説明したように、本発明に係る半導体装置の
製造方法においては、 （ａ）ＮチャネルＭＯ３ＦＥＴをＬＤＤ構造とするため
の低濃度Ｎ型層をバーチカルＰＮＰトランジスタのＮ型
ベース層と同時に形成し、（ｂ）ｐチャネルＭＯ３ＦＥ
ＴをＬＤＤｍ造とするための低濃度Ｐ型層を、ＮＰＮバ
イポーラトランジスタのＰ型ベース層と同時に形成し、
（ｃ）第２のポリシリコン層により、ＮＰＮバイポーラ
トランジスタ及びバーチカルＰＮＰ）−ランジスタのエ
ミッタポリシリコン層を反応性イオンエツチングによっ
て加工形成する際に、ＬＤＤ構造のＭＯＳＦＥＴを形成
するのに必要なポリシリコンゲート電極の側壁を第２の
ポリシリコン層により同時に形成する。これにより、従
来の製造方法に対し、格別者たな工程を付加することな
く、微細のＮチャネルＭＯＳＦＥＴ及びＰチャネル間Ｏ
３ＦＥＴと高速のＮＰＮバイポーラトランジスタ及びバ
ーチカルＰＮＰトランジスタとを同一基板上に集積させ
ることができる。
製造方法においては、 （ａ）ＮチャネルＭＯ３ＦＥＴをＬＤＤ構造とするため
の低濃度Ｎ型層をバーチカルＰＮＰトランジスタのＮ型
ベース層と同時に形成し、（ｂ）ｐチャネルＭＯ３ＦＥ
ＴをＬＤＤｍ造とするための低濃度Ｐ型層を、ＮＰＮバ
イポーラトランジスタのＰ型ベース層と同時に形成し、
（ｃ）第２のポリシリコン層により、ＮＰＮバイポーラ
トランジスタ及びバーチカルＰＮＰ）−ランジスタのエ
ミッタポリシリコン層を反応性イオンエツチングによっ
て加工形成する際に、ＬＤＤ構造のＭＯＳＦＥＴを形成
するのに必要なポリシリコンゲート電極の側壁を第２の
ポリシリコン層により同時に形成する。これにより、従
来の製造方法に対し、格別者たな工程を付加することな
く、微細のＮチャネルＭＯＳＦＥＴ及びＰチャネル間Ｏ
３ＦＥＴと高速のＮＰＮバイポーラトランジスタ及びバ
ーチカルＰＮＰトランジスタとを同一基板上に集積させ
ることができる。
第１図（ａ）乃至（ｏ）は本発明の実施例に係るＢｉ−
ＣＭＯ３ＬＳＩ半導体装置の製造方法を工程順に示す断
面図、第２図は従来のＢ ｉ −ＣＭＯ８ＬＳ Ｉの断
面図である。 １；Ｐ型半導体基板、２，４；Ｎ＋埋込層、３゜５．６
；Ｐ＋埋込層、７；Ｎ型エピタキシャル層、８；熱酸化
膜、９，１１，１９，４０，４５，４６．４’７；フォ
トレジスト、１０，１３，１５゜１６；Ｐウェル、１２
，１４．Ｎウェル、１７；フィールド酸化膜、１８；ゲ
ート酸化膜、２１；ポリシリコン層、２２．３７，３９
、Ｎ’十十数散層２３；ポリシリコンゲート電極、２
４；側面酸化膜、２５；ポリシリコンコレクタ電極、２
６；ＬＤＤ Ｎ型層、２９；ＬＤＤ Ｐ型層、３０
．Ｐ型ベース層、３１；Ｐ型コレクタ層、３２ａ、３２
ｂ；エミッタ領域、３３；第２のポリシリコン層、３４
，３５；エミッタポリシリコン層、３６；ポリシリコン
ゲート側壁、３８，４２；エミッタ、４１．４３，４４
．Ｐ＋拡散層 ＝２６−
ＣＭＯ３ＬＳＩ半導体装置の製造方法を工程順に示す断
面図、第２図は従来のＢ ｉ −ＣＭＯ８ＬＳ Ｉの断
面図である。 １；Ｐ型半導体基板、２，４；Ｎ＋埋込層、３゜５．６
；Ｐ＋埋込層、７；Ｎ型エピタキシャル層、８；熱酸化
膜、９，１１，１９，４０，４５，４６．４’７；フォ
トレジスト、１０，１３，１５゜１６；Ｐウェル、１２
，１４．Ｎウェル、１７；フィールド酸化膜、１８；ゲ
ート酸化膜、２１；ポリシリコン層、２２．３７，３９
、Ｎ’十十数散層２３；ポリシリコンゲート電極、２
４；側面酸化膜、２５；ポリシリコンコレクタ電極、２
６；ＬＤＤ Ｎ型層、２９；ＬＤＤ Ｐ型層、３０
．Ｐ型ベース層、３１；Ｐ型コレクタ層、３２ａ、３２
ｂ；エミッタ領域、３３；第２のポリシリコン層、３４
，３５；エミッタポリシリコン層、３６；ポリシリコン
ゲート側壁、３８，４２；エミッタ、４１．４３，４４
．Ｐ＋拡散層 ＝２６−
Claims (1)
- 一の導電型を有する半導体基板上にＮＰＮバイポーラト
ランジスタ、バーチカルＰＮＰトランジスタ及びＣＭＯ
ＳＦＥＴを同時に形成する半導体装置の製造方法におい
て、基板上にシリコン酸化膜を形成した後第１のポリシ
リコン層によりＣＭＯＳＦＥＴのゲート電極を加工形成
する工程と、このゲート電極を酸化する工程と、バーチ
カルＰＮＰトランジスタのベース領域並びにＮチャネル
ＭＯＳＦＥＴのソース及びドレイン領域に同時にＮ型層
を形成する工程と、ＮＰＮバイポーラトランジスタのベ
ース領域並びにＰチャネルＭＯＳＦＥＴのソース及びド
レイン領域に同時にＰ型層を形成する工程と、前記シリ
コン酸化膜におけるＮＰＮバイポーラトランジスタ及び
バーチカルＰＮＰトランジスタのエミッタに対応する領
域を選択的に除去する工程と、第２のポリシリコン層を
堆積させる工程と、前記ＮＰＮバイポーラトランジスタ
及びバーチカルＰＮＰトランジスタのエミッタに対応す
る領域並びにポリシリコンゲート電極の側壁を残してそ
れ以外の領域の第２のポリシリコン層を選択的に除去す
る工程と、Ｎ型層及びＰ型層内にＮ＾＋又はＰ＾＋拡散
層を形成する工程と、を有することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128901A JPS63292666A (ja) | 1987-05-25 | 1987-05-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128901A JPS63292666A (ja) | 1987-05-25 | 1987-05-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63292666A true JPS63292666A (ja) | 1988-11-29 |
Family
ID=14996158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62128901A Pending JPS63292666A (ja) | 1987-05-25 | 1987-05-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63292666A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0384396A2 (en) * | 1989-02-20 | 1990-08-29 | Kabushiki Kaisha Toshiba | Bi-CMOS semiconductor device having memory cells formed in isolated wells |
| EP0569204A2 (en) * | 1992-05-08 | 1993-11-10 | National Semiconductor Corporation | Method of making N-channel and P-channel junction field-effect transistors and CMOS transistors using a CMOS or bipolar/CMOS process |
-
1987
- 1987-05-25 JP JP62128901A patent/JPS63292666A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0384396A2 (en) * | 1989-02-20 | 1990-08-29 | Kabushiki Kaisha Toshiba | Bi-CMOS semiconductor device having memory cells formed in isolated wells |
| EP0569204A2 (en) * | 1992-05-08 | 1993-11-10 | National Semiconductor Corporation | Method of making N-channel and P-channel junction field-effect transistors and CMOS transistors using a CMOS or bipolar/CMOS process |
| EP0569204A3 (en) * | 1992-05-08 | 1994-11-02 | Nat Semiconductor Corp | Methods of manufacturing N-channel and P-channel junction field effect transistors using a CMOS or bipolar / CMOS method. |
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