JPH09232457A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH09232457A
JPH09232457A JP8041153A JP4115396A JPH09232457A JP H09232457 A JPH09232457 A JP H09232457A JP 8041153 A JP8041153 A JP 8041153A JP 4115396 A JP4115396 A JP 4115396A JP H09232457 A JPH09232457 A JP H09232457A
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forming
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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  • Bipolar Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】ＣＭＯＳとの製造工程数の差を小にしてＢｉＣ
ＭＯＳを得ることが出来るトランジスタの製造方法を提
供する。 【解決手段】半導体基板１内に素子領域を区画形成する
工程と、基板表面の絶縁膜１０にエミッタ層を確定する
窓を開口１３を形成する工程と、絶縁膜１０上及びエミ
ッタ開口部１３内にポリシリコン膜１２を堆積する工程
と、ポリシリコン膜１２を通してコレクタ層２１及びベ
ース層２２を形成するための不純物イオンをイオン注入
する工程と、ベース層２２とコレクタ層２１の不純物を
活性化すると同時にポリシリコン１２から不純物を基板
内に拡散させエミッタ拡散層１９を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係わり、特にＣＭＯＳデバイスと極めて容易に混載
することができる縦型バイポーラトランジスタの製造方
法に関する。
【０００２】
【従来の技術】バイポーラトランジスタ（以下，ＢＩ
Ｐ、と称す）とＣＭＯＳとを混載したＢＩＣＭＯＳはＣ
ＭＯＳの持つ低消費電力と高集積密度という利点とＢＩ
Ｐの持つ低ノイズと高ドライブ能力という利点とを利用
できる優れたデバイスである。
【０００３】ここで「サブミクロンＢＩＣＭＯＳ技術の
ためのプロセス統合化に関する諸問題」（ｓｏｌｉｄ
ｓｔａｔｅ ｔｅｃｈｎｏｌｏｇｙ／日本語版 Ａｕｇ
ｕｓｔ １９９２）に、総括的な解説が掲載されてい
る。この文献に記載された技術を例に取り、従来技術の
半導体装置の製造方法を説明する。
【０００４】まず図４（Ａ）に示すように、Ｓｉ基板１
にＢＩＰおよびＰチャネル型絶縁ゲート電界効果トラン
ジスタ（以下、ｐＭＯＳ、と称す）を形成するためのＮ
+ 埋め込み層２を形成し、またＮチャネル型絶縁ゲート
電界効果トランジスタ（以下、ｎＭＯＳ、と称す）およ
び素子分離領域を形成するためのＰ+ 埋め込み層３を形
成する。Ｐ+ 埋め込み層３の形成はマスクを用いずに全
面イオン注入によって自己整合的に形成しても良いが、
寄生容量などが性能に悪影響を及ぼす場合はマスクを追
加して拡散層どうしがぶつからないようにする必要があ
る。
【０００５】次に図４（Ｂ）に示すように、全面に真性
エピタキシャル層４を成長させ、ｎＭＯＳ用のＰウエル
５およびｐＭＯＳ用のＮウエル６を形成する。この時Ｂ
ＩＰ部にも同時にＮウエル６を形成し、素子分離用のＰ
ウエル５も形成する。
【０００６】次に図４（Ｃ）に示すように、ロコス法と
いわれている選択的熱酸化法により、素子領域を確定さ
せるフィールド酸化膜７を形成する。
【０００７】その後、ＢＩＰ部にＰ型ベース層８を形成
し、Ｎ+ 埋め込み層２に到達するようにＮ+ 型コレクタ
引き出し拡散層９を形成し、全体的にゲート酸化膜１０
を形成する。
【０００８】次に図５（Ａ）に示すように、全面に第１
のポリシリコン膜１１を成長し、エミッタ開口１３を開
ける。
【０００９】次に図５（Ｂ）に示すように、第２のポリ
シリコン膜１２を全面に成長させ、エミッタ拡散層のド
ーパントとなる不純物、ここではＮ型不純物（これは同
時にゲートポリシリコンのドーパントにもなる）をイオ
ン注入した後、パターニングを行い、ｎＭＯＳおよびｐ
ＭＯＳのゲート１４Ａ、ならびにＢＩＰのエミッタポリ
１４Ｂを形成する。
【００１０】その後、第１および第２のポリシリコン膜
１１，１２からなるゲートポリシリ１４Ａおよびエミッ
タポリシリ１４Ｂの側壁にシリコン酸化膜のサイドウォ
ール１５を形成する。
【００１１】次に図５（Ｃ）に示すように、各々レジス
トマスクを用いて，ｎＭＯＳのＳＤ（ソース、ドレイ
ン）Ｎ型拡散層１６，ｐＭＯＳのＳＤ（ソース、ドレイ
ン）Ｐ型拡散層１７，ＢＩＰのＰ+ 型グラフトベース層
１８となる不純物をイオン注入した後、熱処理を行い活
性化させる。この時に、エミッタポリシリ１４Ｂの第２
のポリシリコン膜からＰ型ベース層８に不純物が導入さ
れ，Ｎ+ 型エミッタ拡散層１９が形成される。
【００１２】次に、拡散層表面１６，１７，１８とポリ
シリコン１４Ａ，１４Ｂ表面をシリサイド化２０する。
その後、層間絶縁膜や配線層が形成されるが、本発明と
比較する上で直接には関係ないので説明を省略する。
【００１３】
【発明が解決しようとする課題】上記文献では詳しい製
造条件等については一切言及されていないが、本発明者
の知見に基づき、問題点を以下に指摘する。
【００１４】まず第一に高濃度埋め込み層とエピタキシ
ャル膜を使用している点である。
【００１５】通常，Ｎ+ 型の埋め込み層は砒素イオンを
１×１０16ｃｍ-2程度基板にイオン注入し、１１００
℃、３０分程度の熱処理を加えて活性化させる。またＰ
+ 型埋め込み層は全面に硼素イオンを１×１０14ｃｍ-2
程度基板にイオン注入し、１０００℃、３０分程度の熱
処理を加える。
【００１６】このため高濃度拡散層どうしがぶつかるこ
とになり大きな寄生容量がついてしまい動作速度が遅れ
る。前述のようにマスクを使って拡散層間の距離を離せ
ば容量自体は改善できるが、素子領域を縮小するには定
められた設計ルールからの制約があるから、素子間隔を
大きくしなければならず、このために集積密度が低下し
てしまう。
【００１７】またエピタキシャル成長時には１０５０℃
前後の熱が掛かるため、不純物のせり上がり、さらにオ
ートドーピング現象が発生し、これを精密に制御するの
が非常に難しい現象である。
【００１８】つまりエピタキシャル層中の不純物分布の
制御が困難であることを意味し、特にＣＭＯＳのＶＴ制
御に必要な表面層の濃度制御は極めて困難である。
【００１９】例えばＢＩＰの性能が必要とされるデバイ
スでは１μｍ程度のエピタキシャルの膜厚が必要とされ
るが、この場合表面層の濃度は５×１０15ｃｍ-2（単位
平面積（ｃｍ2 ）当たりのトータルの濃度、以下同様）
程度から３×１０16ｃｍ-2程度までばらつく。ゲート直
下の硼素濃度は通常１×１０17ｃｍ-2程度であるからこ
のばらつきの影響は極めて大きい。
【００２０】さらにはウエルの耐圧低下も問題となる。
エピタキシャル成長装置機差の調整やウエハ面内ばらつ
き及びウエハ間ばらつきの低減にプロセスエンジニアが
多大の時間を割いても抑えきれないのが現実であり、純
粋ＣＭＯＳ（ＢＩＰを併設しないＣＭＯＳ、すなわちＢ
ＩＣＭＯＳでないＣＭＯＳ、以下同様）に比べると、安
定的に生産できるとは言い難い。ユーザは安定供給を望
みこの点だけ見ても、ＢＩＣＭＯＳは敬遠されやすい。
【００２１】加えて、埋め込みとエピタキシャル膜成長
に要する費用は通常のＣＭＯＳプロセスコストの半分ぐ
らいに達する。ＢＩＣＭＯＳを実現するにはさらに追加
工程が必要なため、最終的には２倍を越えるコストが掛
かってしまうことになり、製品としては全くコスト競争
力がない。
【００２２】第二は回路設計上の問題である。通常純粋
なＣＭＯＳデバイスは１×１０15ｃｍ-2程度の濃度の基
板に直接ウエルを形成するが、前記のように従来例では
ウエルの周りの濃度が異なるため両者のデバイスパラメ
ータは一致しない。言い換えれば純粋ＣＭＯＳとは異な
る回路設計をしなければならず、ＣＭＯＳの設計資産は
ほとんど利用できない。全く同一の機能マクロを入れた
くとも、独自に開発しなければならず、極めて効率が悪
いのも大きな欠点である。
【００２３】第三の問題点はＢＩＰの性能が上げられな
い点である。従来例ではゲート酸化膜形成前にベース層
を形成している。ベースはレジストマスクでイオン注入
するが、ゲート酸化膜に直接レジストを塗布するとレジ
ストからの汚染がゲート酸化膜に悪影響を及ぼすため、
このような方法が取られる。しかしベースのイオン注入
後に酸化をするとプロファイルの再分布や硼素の酸化膜
中への吸い出しが起こり、結果的に浅くシャープなプロ
ファイルを実現出来ない。
【００２４】通常８５０℃から９００℃前後の温度でゲ
ート酸化を行うが、酸素雰囲気中であるためプロファイ
ルの再分布は窒素雰囲気に比べて大きい。加えて酸素雰
囲気中での酸化はベース層中に結晶欠陥を誘発し易く、
エミッタ・コレクタ間の電気的リークを起こし、歩留ま
り低下の原因にも成りやすい。ＢＩＰの性能はベースプ
ロファイルに大きく依存するため、この方法では高い周
波数特性を得にくい。また前記のように硼素の吸い出し
現象によりベース抵抗のばらつきも起こり、設計マージ
ンを圧迫する要因となっている。
【００２５】この問題に対してはＣＭＯＳ製造工程後、
つまりゲートポリシリコンパターニング後にＢＩＰのた
めのベース層形成、エミッタ開口、エミッタポリシリコ
ン成膜、不純物イオン注入、パターンニングをする方法
がある。しかしながら、この手法を採用した場合は製造
工程がさらに長くなる点が欠点となる。従来例では純粋
ＣＭＯＳに対して＋４マスクであったが、この場合は＋
５マスクとなる。
【００２６】その他にゲートポリシリのサイドウォール
膜を形成する際に、ＢＩＰ部のシリコン表面層が必然的
に剥き出し状態となる点も問題である。
【００２７】ドライエッチ時の表面ダメージやゲート電
極材（例えばＷやＭｏを使う場合）の飛び散りによる表
面汚染がリークを誘発することがあり、その回復処理や
ベース層のイオン注入の緩衝材となる酸化膜の形成に十
分注意を払わなければならないため、多大な付加工程が
必要である。
【００２８】上記従来例の問題点を整理すると以下のよ
うになる。
【００２９】１：埋め込み及びエピタキシャル技術を使
う点。
【００３０】２：ゲート酸化前にベースをイオン注入す
る点。
【００３１】したがって本発明の目的は、上記問題点を
一挙に解決することができる半導体装置の製造方法を提
供することである。
【００３２】
【課題を解決するための手段】本発明の特徴は、縦型バ
イポーラトランジスタを有する半導体装置の製造方法に
おいて、半導体基板内に素子領域を形成する工程と、前
記基板表面の絶縁膜にエミッタ層を確定する窓を開口す
る工程と、前記絶縁膜上及びエミッタ開口部内にポリシ
リコン膜を堆積する工程と、前記ポリシリコン膜を通し
てコレクタ層及びベース層を形成するための不純物イオ
ンをイオン注入する工程と、前記ベース層とコレクタ層
の不純物を活性化すると同時に前記ポリシリコンから不
純物を前記基板内に拡散させエミッタ拡散層を形成する
高温短時間ランプアニール工程を具備する半導体装置の
製造方法にある。
【００３３】本発明の他の特徴は、半導体基板にバイポ
ーラトランジスタを設ける第１の素子領域とＣＭＯＳを
設ける第２の素子領域を区画形成する工程と、前記第２
の素子領域でゲート絶縁膜となる絶縁膜を前記第１およ
び第２の素子領域に形成する工程と、前記第１の素子領
域上の前記絶縁膜にエミッタ層を確定する窓を開口する
工程と、前記第１および第２の素子領域上の前記絶縁膜
上及び前記エミッタ開口部内にポリシリコン膜を堆積す
る工程と、前記第２の素子領域をマスクした状態で、前
記第１の素子領域に前記ポリシリコン膜を通してコレク
タ層及びベース層を形成するための不純物イオンをイオ
ン注入する工程と、前記ベース層とコレクタ層の不純物
を活性化すると同時に前記ポリシリコンから不純物を前
記基板内に拡散させエミッタ拡散層を形成する熱処理、
好ましくはランプアニール処理を行う工程とを有する半
導体装置の製造方法にある。
【００３４】
【発明の実施の形態】以下図面を参照して本発明を説明
する。
【００３５】図１は本発明の第１の実施の形態の半導体
装置の製造方法を工程順に示す断面図である。
【００３６】まず図１（Ａ）に示すように、１×１０15
ｃｍ-2程度のＰタイプシリコン基板１に素子領域（ｎＭ
ＯＳ形成領域、ｐＭＯＳ形成領域、ＢＩＰ形成領域）を
確定させるフィールド酸化膜７を選択的熱酸化法（ロコ
ス法）により形成する。
【００３７】次に図１（Ｂ）に示すように、Ｐウエル５
とＮウエル６を形成した後、ゲート酸化膜１０を８ｎｍ
の膜厚にて形成した後、全面にＬＰＣＶＤ法により第１
のポリシリコン膜１１を約５０ｎｍ堆積し、通常のフォ
トリソグラフィー技術を用いて、エミッタ拡散窓を形成
するためのレジスト膜２５Ａを形成する。
【００３８】次に図１（Ｃ）に示すように、ＣＨＦ3 ＋
Ｏ2 ガスによるドライエッチ技術を用いて、第１のポリ
シリコン膜１１及びゲート酸化膜１０を順次除去しエミ
ッタ開口１３を開孔する。ついで全面に第２のポリシリ
コン膜１２を約１００ｎｍ堆積する。この時、エミッタ
開口部に酸化膜残りや表面荒れに注意することが重要で
ある。
【００３９】次に図２（Ａ）に示すように、ＢＩＰ部以
外をすべて覆うようにレジスト膜２５Ｂを約３．５μｍ
厚で形成する。これをマスクとしてコレクタ層２１、ベ
ース層２２を形成するためのイオン注入をポリシリコン
膜１２，１１およびシリコン酸化膜１０を通して行う。
この段階ではまだ活性化熱処理されていないから、正確
にはそれぞれの層は同図のようには形状形成されていな
い。
【００４０】具体的な条件は、コレクタ層を形成するた
めにリンイオン（Ｐ+ ）を８００ｋｅＶ〜１．３Ｍｅ
Ｖ、３×１０13ｃｍ-2〜３×１０14ｃｍ-2で注入し、ベ
ース層を形成するためにボロンイオン（Ｂ+ ）を３５ｋ
ｅＶ〜６０ｋｅＶ、３×１０13ｃｍ-2〜５×１０13ｃｍ
-2で注入する。
【００４１】次に第２のポリシリコン膜１２中に砒素イ
オン（Ａｓ+ ）を３０ｋｅＶ、５×１０15ｃｍ-2の条件
でイオン注入する。この段階ではエミッタ拡散層は形成
されていない。
【００４２】ここで、エミッタ開口直下のベース層はそ
れ以外の部分に比べ第１のポリシリコン膜とゲート酸化
膜がない分だけ深く形成され、同時に後からＮ型となる
コレクタ引き出し部２３にも注入される。
【００４３】これらのエミッタ開口以外のベース層の深
さは、後ほど形成するＳＤ拡散層よりも深く形成される
ように設定しなければならない。何故ならば、コレクタ
引き出し部２３にＰ型領域が残ってしまうからである。
【００４４】次に図２（Ｂ）に示すように、この状態か
らレジスト膜２５Ｂを除去し、第２および第１のポリシ
リコン膜１２，１１のパターニングを行い、ＣＭＯＳの
ゲート電極となるゲートポリシリ１４Ａ，１４Ａ、ＢＩ
Ｐのエミッタ電極およびエミッタ拡散層形成の不純物源
となるエミッタポリシリ１４Ｂを形成し、これらの側面
にシリコン酸化膜からなるサイドウォール膜１５を異方
性エッチングによる通常の方法で形成する。第１および
第２のポリシリコン膜１１，１２により所定のの厚さの
ゲート電極およびエミッタ電極の周辺部が形成され、エ
ミッタ開口内の第２のポリシリコン膜１２により所定の
厚さのエミッタ電極の中央部が形成され、また直接の拡
散源となるエミッタ開口内のポリシリコン膜１２の状態
がエミッタ層の形成状態に影響を及ぼす。
【００４５】次に図２（Ｃ）に示すように、レジストマ
スクを用いて、ｎＭＯＳのＮ型ＳＤ（ソース、ドレイ
ン）拡散層１６，１６およびＮ型コレクタ引き出し層２
３を形成するためのイオン注入ならびにＰＭＯＳのＰ型
ＳＤ（ソース、ドレイン）拡散層１７，１７およびＢＩ
Ｐのグラフトベース層１８を形成するためのイオン注入
を順次行なう。グラフトベース層１８はエミッタポリシ
リコン膜１４Ｂに近接するように形成する。
【００４６】当然の事ながら、ＳＤのイオン注入条件は
純粋ＣＭＯＳと同じ条件を使用する。例えばｎＭＯＳに
対しては、砒素イオン（Ａｓ+ ）を６０ｋｅＶ、５×１
０15ｃｍ-2、ｐＭＯＳに対しては、ＢＦ2 + イオンを５
０ｋｅＶ、５×１０15ｃｍ-2である。
【００４７】ｎＭＯＳのＳＤイオン注入条件が前記のＢ
ＩＰ部のエミッタイオン注入条件と同一条件でも問題な
い場合はエミッタイオン注入工程を削除しても差し支え
ない。しかし、この時に用いるレジストマスクがエミッ
タポリシリ１４Ｂからズレて、グラフトベース部に砒素
が注入されないように十分注意しなければならない。す
なわち、目ずれマージンやポリシリコンの加工精度を考
慮して設計することが必要である。
【００４８】次に、高温短時間のランプアニールを行
い、すべてのイオン注入層の活性化を行う。この条件は
純粋ＣＭＯＳプロセスで用いられる条件と同一にする。
例えば１０００℃、３０秒である。
【００４９】この熱処理により、エミッタポリシリコン
１４Ｂ中の砒素は基板中に拡散され拡散層１９が形成さ
れる。ここで重要な事は、純粋ＣＭＯＳと同じ熱処理条
件を用いることである。
【００５０】何故なら、この条件を変更するとＣＭＯＳ
の特性が純粋ＣＭＯＳとずれてしまい、設計データの共
用が出来なくなってしまうからである。言い換えれば、
この条件で所望のＢＩＰ特性が得られるように、ＢＩＰ
関連のイオン注入条件を決定しなければならないと言う
ことである。
【００５１】最後に、拡散層表面とポリシリコン表面を
シリサイド化２０して、図３に示すように、層間絶縁膜
や電極配線等を形成して半導体装置を得るための下地の
半導体ウエハがが完成される。
【００５２】以上の説明で明白のように、本発明を用い
た場合はたった２枚のマスクを追加するだけで、純粋Ｃ
ＭＯＳの設計資産を共用できるＢＩＣＭＯＳを実現でき
る。すなわち従来技術ではＣＭＯＳと比較してＢＩＣＭ
ＯＳでは、Ｎ+ 埋め込みＰＲ用、Ｐ+ 埋め込みＰＲ用、
コレクタ引き出しＰＲ用、ベースＰＲ用、エミッタ開口
ＰＲ用の５枚のマスクの追加が必要であった。しかし上
記本発明では、エミッタ開口ＰＲ用（図１（Ｂ））、Ｂ
ＩＰ部ＰＲ用（図２（Ａ））の２枚のマスクの追加だけ
でＢＩＣＭＯＳが得られる。
【００５３】ここで本発明のもう一つの利点として、シ
リサイド形成時のＢＩＰのエミッタ・ベース接合破壊に
対し強い点を強調しておきたい。ポリシリコンに対する
シリサイド反応は均一ではなく、局所的に進行するた
め、基板に直接ポリシリコンが接しているエミッタで
は、スパイク上のシリサイドが進入する確率が極めて高
くなり、結果として接合破壊を発生させる。特に高性能
ＢＩＰを実現するためには接合を浅く形成するため、こ
の現象は極めて顕著になる。
【００５４】このシリサイド反応はドーパントである砒
素の濃度に大きく依存し、濃度が高いほど反応は抑制さ
れる。従ってエミッタポリシリ中の砒素濃度は高いほ
ど、接合破壊には強くなる。
【００５５】一方、シリサイド反応が進まないのでシリ
サイド抵抗は高くなる。エミッタとしては問題ないが、
ゲートポリシリコンにとっては性能を落とす要因となる
ので、ゲート自体のシリサイド膜厚は厚い方がよい。言
い換えれば、ゲートポリシリとエミッタポリシリの不純
物ドーピング量は個別に設定しなければ最適解は得られ
ないと言うことである。これは、従来例では実現出来ず
本発明にて初めて実現されるものである。
【００５６】この問題はゲートポリシリとエミッタポリ
シリを別々に形成すれば解決できるが、前記したように
５枚の追加マスクが必要となり、多大のコストアップと
なる。
【００５７】
【発明の効果】以上詳細に説明したように、本発明の製
造方法によれば、純粋ＣＭＯＳとまったく同一の特性を
有するＢＩＣＭＯＳ実現できるため、設計の効率化が実
現できる。またコストが高く製造のコントロールが難し
いエピタキシャル技術を使わなくても済む、わずか２枚
の追加マスクでＢＩＣＭＯＳが実現できるため、その効
果は絶大である。
【００５８】また本技術によれば、ＢＩＣＭＯＳのみな
らず、純粋ＢＩＰの製造方法、すなわちＣＭＯＳを併設
しないＢＩＰの製造方法に問題なく適用できるのは当然
の事である。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体装置の製造
方法を工程順に示した断面図である。
【図２】図１に続く工程を順に示した断面図である。
【図３】図２に続く工程を示した断面図である。
【図４】従来技術の半導体装置の製造方法を工程順に示
した断面図である。
【図５】図４に続く工程を順に示した断面図である。
【符号の説明】
１ シリコン基板 ２ Ｎ+ 埋め込み層 ３ Ｐ+ 埋め込み層 ４ エピタキシャル層 ５ Ｐウエル ６ Ｎウエル ７ フィールド酸化膜 ８ ベース層 ９ コレクタ引き出し拡散層 １０ ゲート酸化膜 １１ 第１のポリシリコン膜 １２ 第２のポリシリコン膜 １３ エミッタ開口 １４Ａ ゲートポリシリ １４Ｂ エミッタポリシリ １５ サイドウォール １６ Ｎ型ＳＤ拡散層 １７ Ｐ型ＳＤ拡散層 １８ グラフトベース １９ エミッタ層 ２０ シリサイド ２１ コレクタ層 ２２ ベース層 ２３ コレクタ引き出し層 ２５Ａ，２５Ｂ レジスト膜

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 縦型バイポーラトランジスタを有する半
    導体装置の製造方法において、半導体基板内に素子領域
    を形成する工程と、前記基板表面の絶縁膜にエミッタ層
    を確定する窓を開口する工程と、前記絶縁膜上及びエミ
    ッタ開口部内にポリシリコン膜を堆積する工程と、前記
    ポリシリコン膜を通してコレクタ層及びベース層を形成
    するための不純物イオンをイオン注入する工程と、前記
    ベース層とコレクタ層の不純物を活性化すると同時に前
    記ポリシリコンから不純物を前記基板内に拡散させエミ
    ッタ拡散層を形成する高温短時間ランプアニール工程と
    を具備することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 半導体基板にバイポーラトランジスタを
    設ける第１の素子領域とＣＭＯＳを設ける第２の素子領
    域を区画形成する工程と、前記第２の素子領域でゲート
    絶縁膜となる絶縁膜を前記第１および第２の素子領域に
    形成する工程と、前記第１の素子領域上の前記絶縁膜に
    エミッタ層を確定する窓を開口する工程と、前記第１お
    よび第２の素子領域上の前記絶縁膜上及び前記エミッタ
    開口部内にポリシリコン膜を堆積する工程と、前記第２
    の素子領域をマスクした状態で、前記第１の素子領域に
    前記ポリシリコン膜を通してコレクタ層及びベース層を
    形成するための不純物イオンをイオン注入する工程と、
    前記ベース層とコレクタ層の不純物を活性化すると同時
    に前記ポリシリコンから不純物を前記基板内に拡散させ
    エミッタ拡散層を形成する熱処理を行う工程とを有する
    ことを特徴とする半導体装置の製造方法。
  3. 【請求項３】 前記熱処理はランプアニール処理である
    ことを特徴とする請求項２記載の半導体装置の製造方
    法。
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