KR100303725B1 - 상보형금속산화물반도체"또는바이폴라/cmos공정을사용하여n-채널및p-채널접합전계효과트랜지스터및cmos트랜지스터를제조하는방법 - Google Patents

상보형금속산화물반도체"또는바이폴라/cmos공정을사용하여n-채널및p-채널접합전계효과트랜지스터및cmos트랜지스터를제조하는방법 Download PDF

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Abstract

본 발명은 동시에 상보형 금속 산화물 반도체(CMOS) 트랜지스터를 제조하는 수정된 CMOS 공정이나, 동시에 바이폴라 트랜지스터 및 상보형 금속 산화물 반도체 트랜지스터를 제조하는 수정된 BiCMOS 공정을 사용하여 N-채널 및 P-채널 접합전계 효과 트랜지스터를 제조하는 방법에 관한 것이다. 기본 CMOS 공정을 사용하여 접합 전계 효과를 트랜지스터를 제조하는 방법은 마스크 변경 및 부가적인 마스크, 에칭, 및 주입단계를 필요로 한다. BiCMOS 공정을 사용하여 접합 전계 효과 트랜지스터를 제조하는 방법은 단지 마스크 변경만을 필요로 한다.

Description

"상보형 금속 산화물 반도체(CMOS)" 또는 바이폴라/CMOS 공정을 사용하여 N-채널 및 P-채널 접합 전계 효과 트랜지스터 및 CMOS 트랜지스터를 제조하는 방법
제1a도는 전형적인 기본 CMOS 공정의 단계를 보여주는 플로우 챠트.
제1b도는 N-채널 JFET를 제조하도록 수정된 CMOS 공정의 단계를 보여주는 플로우 챠트.
제1c도는 P-채널 JFET를 제조하도록 수정된 CMOS 공정의 단계를 보여주는 플로우 챠트.
제2도는 제1a도의 기본 CMOS 공정에 의해 제조된, N-채널 MOS 트랜지스터 및 P-채널 MOS 트랜지스터를 포함하는 집적 회로 디바이스 구조에 대한 단면도.
제3도는 제1b도의 수정된 CMOS 공정에 의해 제조된, N-채널 MOS 트랜지스터, P-채널 MOS 트랜지스터, 및 N-채널 JFET를 포함하는 집적 회로 디바이스 구조에 대한 단면도.
제4도는 제1B도의 수정되 CMOS 공정에 의해 제조된 N-채널 JFET의 게이트 영역 표면 하부의 깊이에 대하여 도식화된 과잉 캐리어 농도를 보여주는 그래프.
제5도는 제1c도의 수정된 CMOS 공정에 의해 제조된, N-채널 MOS 트랜지스터, P-채널 MOS 트랜지스터, 및 P-채널 JFET를 포함하는 집적 회로 디바이스 구조에 대한 단면도.
제6도는 제1c도의 수정된 CMOS 공정에 의해 제조된 P-채널 JFET의 게이트 영역 표면 하부의 깊이에 대하여 도식화된 과잉 캐리어의 농도를 보여주는 그래프.
제7a도는 전형적인 BiCMOS 공정의 단계를 보여주는 플로우 챠트.
제7b도는 N-채널 JFET를 제조하도록 수정된 BiCMOS 공정의 단계를 보여주는 플로우 챠트.
제7c도는 P-채널 JFET를 제조하도록 수정된 BiCMOS 공정의 단계를 보여 주는 플로우 챠트.
제8도는 제7a도의 BiCMOS 공정에 의해 제조된, N-채널 MOS 트랜지스터, P-채널 MOS 트랜지스터, NPN 바이폴라 트랜지스터 및 PNP 바이폴라 트랜지스터를 포함하는 집적 회로 디바이스 구조에 대한 단면도.
제9도는 제7b도의 수정된 BiCMOS 공정에 의해 제조된, N-채널 MOS 트랜지스터, P-채널 MOS 트랜지스터, NPN 바이폴라 트랜지스터, 및 N-채널 JFET를 포함하는 집적 회로 디바이스 구조에 대한 단면도.
제10도는 제7b도의 수정된 BiCMOS 공정에 의해 제조된 N-채널 JFET의 게이트 영역 표면 하부의 깊이에 대하여 도식화된 과잉 캐리어의 농도를 보여주는 그래프.
제11도는 제7b도의 수정된 BiCMOS 공정에 의해 제조된 N-채널 JFET에 대한 평면도.
제12도는 제7c도의 수정된 BiCMOS 공정에 의해 제조된, N-채널 MOS 트랜지스터, P-채널 MOS 트랜지스터, NPN 바이폴라 트랜지스터, 및 P-채널 JFET를 포함하는 집적 회로 디바이스 구조에 대한 단면도.
제13도는 제7c도의 수정된 BiCMOS 공정에 의해 제조된 P-채널 JFET의 게이트 영역 표면 하부의 깊이에 대하여 도식화된 과잉 캐리어의 농도를 보여주는 그래프.
제14도는 제7c도의 수정된 BiCMOS 공정에 의해 제조된 N-채널 JFET에 대한 평면도.
[발명의 배경]
집적 회로가 보다큰 규모로 집적화되는 경향은 동일한 실리콘 기판상에서 결합된 아날로그 및 디지탈 회로에 이르게 되었다. 아날로그-디지탈 변환기 및 디지탈-아날로그 회로와 같은 회로는 복잡한 디지탈 회로와 정밀 아날로그 단을 결합시킨다. 그러한 회로의 아날로그단은 저입력 오프셋 전압, 시간에 따른 저입력 오프셋 전압 드리프트, 저입력 전류, 저잡음, 및 고이득을 지녀야 한다.
결합된 아날로그 및 디지탈 회로를 형성하는 종래의 해결 수단은 회로중 아날로그 단 및 디지탈 단 모두에 대하여 상보형 금속 산화물 반도체(CMOS) 트랜지스터를 사용한다. 그러나, 상기 회로의 아날로그 단의 성능은 만족스럽지 않았다. 그러한 단이 극히 낮은 입력 전류 및 허용될 수 있는 이득을 지녔고, 허용될 수 있을 정도로 낮은 입력 오프셋 전압을 지니도록 미세조정(trim) 될 수 있지만, 상기 단은 시간에 따른 허용될 수 없을 정도로 높은 오프셋 전압 드리프트를 지닌다.
대개의 디지탈 CMOS 공정을 사용하여 제조된 금속-산화물-반도체(CMOS) 트랜지스터는 스레숄드 전압의 상당한 변동을 갖는데, 이러한 변동은 상기 트랜지스터가 사용되는 아날로그 단의 입력 오프셋 전압을 결정한다. 상기 스레숄드 전압 변동은 MOS 트랜지스터가 디지탈 회로에서 사용된 경우에 전혀 문제가 되지 않는다.
더우기, MOS 트랜지스터를 사용하여 형성된 아날로그 단의 입력 단은 상기 오프셋 전압을 허용될 수 있는 레벨로 감소시키도록 미세조정될 수 있다. 그러나, 상기 입력 오프셋 전압을 미세조정하는 것은 전혀 유용하지 않는데, 그 이유는 대개의 디지탈 CMOS 공정을 사용하여 제조된 MOS 트랜지스터의 스레숄드 전압이 불안저 하기 때문이다. 따라서, 입력단이 입력 오프셋 전압을 감소시키도록 미세조정되는 경우, 상기 입력 오프셋 전압은, 입력단을 형성하는 MOS 트랜지스터의 스레숄드 전압의 불안정성에 기인하여 몇시간후에 다시 나타날 수 있다. 60mV 이상의 스레숄드 전압 변화가 관찰되었다.
스레숄드 전압 불안정성은 주로, MOS 입력 트랜지스터의 게이트 하부의 실리콘-실리콘 디옥사이드 경계면에서의 불안정한 표면상태에 기인한다. 스레숄드 전압 불안정성을 야기시키는 다른 메카니즘은 게이트 산화물내의 불안정한 상태, 및 이동 이온 드리프트를 포함한다.
특히, 스레숄드 전압 불안정성은, 회로가 높은 방사 레벨에 영향을 받는 경우에 극심하다. 1 마이크론미만의 기하학적 구조를 갖는 고밀도 CMOS 회로는 대개, 플라즈마 에칭(plasma etching)을 포함하는 공정을 사용하여 제조된다. 플라즈마 에칭에 의하여 상기 회로가 고 방사 레벨에 영향을 받으므로, 결과적으로는 상기 회로 아날로그 입력단을 형성하는 MOS 트랜지스터가 스레숄드 전압 불안정성이라는 문제점을 갖는다. 또한, MOS 입력 트랜지스터는 고방사 레벨이 존재하는 환경에서 상기 회로가 동작되는 경우 고방사 레벨에 영향을 받을 수 있다.
또한, 스레숄드 전압 불안정성을 야기시키는 동일한 메카니즘에 의하여, CMOS 트랜지스터를 사용하여 형성된 아날로그단은 바람직스러운 잡음 레벨보다 높은 레벨을 갖게 된다.
따라서, CMOS 공정을 사용하여 제조된 MOS 트랜지스터는 정밀 아날로그단의 용도에 적합하지 않게 되는 결점을 갖는다.
몇몇 단계가 기본 CMOS 제조 공정에 부가됨으로써 바이폴라 트랜지스터는 디지탈 방식 CMOS 트랜지스터로서 동일한 반도체 기판상에 형성될 수 있다. 상기 공정에서 제조된 바이폴라 트랜지스터는 안정되고 잘 정합된 Vbe및 전류 이득을 갖는다. 이로인해, 상기 바이폴라 트랜지스터는 정밀 아날로그단의 입력단으로서 사용될 수 있다. 그러나, 바이폴라 입력 트랜지스터를 사용하는 아날로그단은 상당한 입력 전류를 갖는데, 이는 상기 아날로그단에 이상적인 입력 전류보다 낮은 입력 전류를 제공한다.
[발명의 요약]
본 발명은 접합 전계 효과 트랜지스터(JFET)가 주로 CMOS 트랜지스터를 제조하는 공정을 사용하여 제조될 수 있는 방법에 관한 것이다. 본 발명에 의하면, CMOS 트랜지스터를 제조하는 기본 공정은 단지, P-채널 JFET나 N-채널 JFET를 제조하는데 마스크 변경, 및 부가적인 마스크 및 주입 단계만을 필요로 한다. P-채널 JFET 및 N-채널 JFET를 모두 제조하려면, 마스크 변경 및 2번의 추가적인 마스크 및 에칭 단계가 필요하다. 본 발명에 의하면, 바이폴라 + CMOS 트랜지스터를 제조하는 공정, 소위 BiCMOS 공정은, P-채널 JFET, N-채널 JFET나 이들 모두를 제조하는데 마스크 변경을 필요로 하지만, 어떠한 부가적인 단계도 필요로하지 않는다.
JFET의 채널은 디바이스 벌크 재료로 형성된다. 결과적으로, 디바이스 표면에 있는 실리콘-실리콘 디옥사이드 경계면에서의 변화는 스레숄드 전압에 비교적 적은 영향을 주는데, 그 이유는 상기 채널내의 도전상태에 의존하기 때문이다. 따라서, JFET는 잘 정합되고 안정된 스레숄드 전압을 갖는다. JFET의 입력 전류는 바이폴라 트랜지스터의 입력 전류보다 수십배 작다. JFET 입력단을 갖는 증폭기는 저입력 오프셋 전압, 시간에 따른 저입력 오프셋 전압 드리프트, 고이득, 및 저잡음을 지닌다.
본 발명의 제1 실시 태양에 따른 방법에 있어서는, N-채널 접합 전계 효과 트랜지스터(JFET)의 요소를 제조함과 동시에 제1의 금속 산화물 반도체(MOS) 트랜지스터 및 제2의 금속 산화물 반도체(MOS) 트랜지스터의 요소를 제조한다. 제2의 MOS 트랜지스터는 상기 제1의 MOS 트랜지스터와 정반대인 채널 도전형태를 갖는다.
본 발명의 제1 실시 태양에 따른 방법의 제1 단계에서는, 제1 도전형태를 갖는 반도체 재료의 기판을 제공한다. 상기 기판은 상기 제2의 MOS 트랜지스터의 채널 영역을 형성하는 제1 부분을 포함한다. 또한, 상기 기판은 상기 제1 도전형태와는 정반대인 제2 도전형태의 MOS 채널 웰 영역을 포함하는 제2 부분을 갖는다. 상기 MOS 채널 웰 영역은 상기 제1 MOS 트랜지스터의 채널 영역을 형성한다.
제2 단계에서는 상기 제2의 MOS 트랜지스터의 소오스 및 드레인을 형성하도록 상기 기판의 제1 부분내의 제1 선택 영역내로 불순물을 도입시킨다. 동시에, JFET의 소오스 및 드레인을 각각 형성하도록 상기 기판의 제1 부분내의 제2 선택 영역 및 제3 선택 영역내로 상기 불순물을 도입시킨다. 상기 불순물에 의하여, 상기 제1 선택 영역, 상기 제2 선택 영역, 및 제3 선택 영역은 제2 도전형태로 된다.
제3 단계에서는 JFET의 채널 영역을 형성하도록 실질적으로 상기 제3 선택 영역과 접하고 있는 제4 선택 영역내로 불순물을 도입시킨다. 상기 불순물에 의하여, 상기 제4 선택 영역은 상기 제2 도전성으로 된다.
마지막 단계에서는, 상기 제1 MOS 트랜지스터의 소오스 및 드레인을 형성하도록 상기 MOS 채널 웰 영역내의 제5 선택 영역내로 불순물을 도입시킨다. 동시에. JFET의 게이트를 형성하도록 상기 제2 선택 영역 및 상기 제3 선택 영역사이의 제6 선택 영역내로 상기 불순물을 도입시킨다. 상기 불순물에 의하여, 상기 제5 선택 영역 및 상기 제6 선택 영역은 상기 제1 도전성으로 된다.
본 발명의 제2 실시 태양에 따른 방법에서는, P-채널 접합 전계 효과 트랜지스터(JFET)의 요소를 제조함과 동시에, 제1의 금속 산화물 반도체(MOS) 트랜지스터 및 제2의 금속 산화물 반도체(MOS) 트랜지스터의 요소를 제조한다. 상기 제2 MOS 트랜지스터는 상기 제1 MOS 트랜지스터와 정반대인 채널 도전성을 갖는다.
본 발명의 제2 실시 태양에 따른 방법의 제1 단계에서는 제1 도전성을 갖는 반도체 재료의 기판을 제공한다. 상기 기판은 상기 제2 MOS 트랜지스터의 채널 영역을 형성하는 제1 부분, 및 제2 부분을 포함한다.
제2 단계에서는, 상기 제1 MOS 트랜지스터의 채널 영역을 형성하도록 상기 기판의 제2 부분내의 MOS 채널 웰 영역내로 불순물을 도입시킨다. 동시에, JFET의 백 게이트(back gate)를 형성하도록 상기 기판의 제2 부분내의 JFET 웰 영역내로 상기 불순물을 도입시킨다. 상기 불순물에 의하여, 상기 MOS 채널 웰 영역 및 상기 JFET 웰 영역은 제2 도전성으로 된다. 상기 제2 도전성은 상기 제1 도전형태와 정반대이다.
제3 단계에서는 상기 제2 MOS 트랜지스터의 소오스 및 드레인을 형성하도록 상기 기판의 제1 부분내의 제1 선택 영역내로 불순물을 도입시킨다. 동시에, JFET의 게이트를 형성하도록 상기 JFET 웰 영역내의 제2 선택 영역내로 상기 불순물을 도입시킨다. 상기 불순물에 의하여, 상기 제1 선택 영역 및 제2 선택 영역은 상기 제2 도전성으로 된다.
제4 단계에서는, JFET의 채널 영역을 형성하도록 JFET 웰 영역내의 제2 선택 영역 외측에 있는 제3 선택 영역내로 불순물을 도입시킨다. 상기 불순물에 의하여, 상기 선택 영역은 상기 제1 도전형태로 된다.
마지막 단계에서는 상기 제1 MOS 트랜지스터의 소오스 및 드레인을 형성하도록 상기 MOS 채널 웰 영역내의 제4 선택 영역내로 불순물을 도입시킨다. 동시에,. JFET의 소오스 및 드레인을 각각 형성하도록 상기 제3 선택 영역에 내재하는 제2 선택 영역에 인접한 제5 선택 영역 및 제6 선택 영역내로 상기 불순물을 도입시킨다. 상기 불순물에 의하여, 상기 제4 선택 영역, 제5 선택 영역 및 제6 선택 영역은 상기 제1 도전성으로 된다.
본 발명의 제3 실시태양에 따른 방법에서는 N-채널 접합 전계 효과 트랜지스터(JFET)의 요소를 제조함과 동시에 제1의 금속 산화물 반도체(MOS) 트랜지스터, 제2의 금속 산화물 반도체(MOS) 트랜지스터, 및 바이폴라 트랜지스터를 제조한다. 상기 제2 MOS 트랜지스터는 상기 제1 MOS 트랜지스터와 정반대인 채널 도전성을 갖는다.
본 발명의 제3 실시 태양에 따른 방법의 제1 단계에서는 제1 도전성을 갖는 반도체 재료의 기판을 제공한다. 상기 기판의 표면 하부에 있는 기판내에 제1 도전성의 매몰층 및 제2 도전형태의 매몰층을 형성한다. 상기 제2 도전성은 상기 제1 도전성과 정반대이다.
제2 단계에서는 상기 바이폴라 트랜지스터의 콜렉터를 형성하도록 상기 제2 도전성의 매몰층상에 있는 기판의 콜렉터 웰 영역내로 불순물을 도입시킨다. 동시에, 웰 영역내로 상기 불순물을 도입시킨다. 또한, 그와 동시에, JFET의 채널 영역을 형성하도록 상기 제1 도전성의 매몰층상에 있는 기판의 JFET 웰 영역내로 상기 불순물을 도입시킨다. 상기 불순물에 의하여, 상기 콜렉터 웰 영역, 상기 제1 MOS 채널 웰 영역, 및 상기 JFET 웰 영역은 상기 제2 도전성으로 된다.
제3 단계에서는 상기 제2 MOS 트랜지스터의 채널 영역을 형성하도록 상기 기판의 제2 MOS 채널 웰 영역내로 불순물을 도입시킨다. 동시에, 상기 바이폴라 트랜지스터의 베이스를 형성하도록 상기 콜렉터 웰 영역에 내재하는 제1 선택 영역내로 상기 불순물을 도입시킨다. 상기 불순물에 의하여, 상기 제2 MOS 채널 웰 영역 및 상기 제1 선택 영역은 상기 제1 도전성으로 된다.
제4 단게에서는, JFET의 소오스 및 드레인을 각각 형성하도록 상기 JFET 웰 영역내의 제2 선택 영역 및 제3 선택 영역내로 불순물을 도입시킨다. 동시에, 상기 제2 MOS 트랜지스터의 소오스 및 드레인을 형성하도록 상기 제2 MOS 채널 웰 영역내의 제4 선택 영역내로 상기 불순물을 도입시킨다. 또한, 그와 동시에 상기 바이폴라 트랜지스터의 에미터를 형성하도록 상기 제1 선택 영역에 내재하는 제5 선택 영역내에 상기 불순물을 도입시킨다. 상기 불순물에 의하여, 상기 제2 선택 영역, 제3 선택 영역, 제4 선택 영역 및 상기 제5 선택 영역은 상기 제2 도전성으로 된다.
마지막 단계에서는, 상기 제1 MOS 트랜지스터의 소오스 및 드레인을 형성하도록 상기 제1 MOS 채널 웰 영역내의 제6 선택 영역내로 불순물을 도입시킨다. 동시에, JFET의 게이트를 형성하도록 상기 제2 선택 영역 및 상기 제3 선택 영역 사이의 제7 선택 영역내로 상기 불순물을 도입시킨다. 상기 불순물에 의하여, 상기 제6 선택 영역 및 상기 제7 선택 영역은 상기 제1 도전성으로 된다.
본 발명의 제4 실시 태양에 따른 방법에서는, P-채널 접합 전계 효과 트랜지스터(JFET)를 제조함과 동시에, 제1의 금속 산화물 반도체(MOS) 트랜지스터, 제2의 금속 산화물 반도체(MOS) 트랜지스터, 및 바이폴라 트랜지스터의 요소를 제조한다. 상기 제2 MOS 트랜지스터는 상기 제1 MOS 트랜지스터와 정반대인 채널 도전성을 갖는다.
본 발명의 제4 실시 태양에 따른 방법의 제1 단계에서는 제1 도전성을 갖는 반도체 재료의 기판을 제공한다. 상기 기판의 표면 하부에 있는 기판내에 상기 제1 향태와 정반대인 제2 도전성의 제1 매몰층, 및 상기 제2 도전형태의 제2 매몰층을 형성한다. 상기 제2 매몰층의 적어도 일부는 상기 접합 전계 효과 트랜지스터의 백 게이트를 형성한다. 상기 제2 도전성의 제1 매물층상에 있는 기판내에 상기 제2 도전성의 콜렉터 웰 영역을 형성한다. 상기 콜렉터 웰은 상기 바이폴라 트랜지스터의 콜렉터를 형성한다. 상기 콜렉터 웰은 상기 바이폴라 트랜지스터의 콜렉터를 형선한다. 또한, 상기 기판내에 상기 제2 도전성의 제1 MOS 채널 웰 영역을 형성한다. 상기 제1 MOS 채널 웰은 상기 제1 MOS 트랜지스터의 채널 영역을 형성한다.
제2 단계에서는, 상기 제2 도전성의 제2 매물층상에 있는 기판의 JFET 웰 영역내로 불순물을 주입한다. 상기 JFET 웰 영역은 상기 접합 전계 효과 트랜지스터의 채널 영역을 형성한다. 동시에, 상기 제2 MOS 트랜지스터의 채널 영역을 형성하도록 상기 기판의 제2 MOS 채널 웰 영역내로 상기 불순물을 도입시킨다. 또한, 그와 동시에, 상기 접합 트랜지스터의 베이스틀 형성하도록 상기 콜렉터 웰 영역에 내재하는 제1 선택 영역내로 상기 불순물을 도입시킨다. 상기 불순물에 의하여, 상기 JFET 웰 영역, 상기 제2 MOS 채널 웰 영역, 및 제1 선택 영역은 상기 제1 도전성으로 된다.
제3 단계에서는, JFET의 상측 게이트를 형성하도록 상기 JFET 웰 영역내의 제2 선택 영역내로 불순물을 도입시킨다. 동시에, 상기 제2 MOS 트랜지스터의 소오스 및 드레인을 형성하도록 상기 제2 MOS 채널 웰 영역내의 제3 선택 영역내로 상기 불순물을 도입시킨다. 또한 그와 동시에, 상기 바이폴라 트랜지스터의 에미터를 형성하도록 상기 제1 선택 영역에 내재하는 제4 선택 영역내로 상기 불순물을 도입시킨다. 상기 불순물에 의하여, 상기 제2 선택 영역, 상기 제3 선택 영역, 및 제4 선택 영역은 상기 제2 도전성으로 된다.
마지막 단계에서는 상기 제1 MOS 트랜지스터의 소오스 및 드레인을 형성하도록 상기 제1 MOS 채널 웰 영역내의 제5 선택 영역내로 불순물을 도입시킨다. 동시에 JFET의 소오스 및 드레인을 각각 형성하도록 상기 제2 선택 영역에 인접한 제6 선택 영역 및 제7 선택 영역내로 상기 불순물을 도입시킨다. 상기 불순물에 의하여, 상기 제5 선택 영역, 상기 제6 선택 영역, 및 상기 제7 선택 영역은 상기 제1 도전성으로 된다.
본 발명의 바람직한 실시예에 대한 상세한 설명
A. 기본 CMOS 공정을 사용하여 JFET를 제조하는 방법
1. 기본 CMOS 공정
본 발명에 따른 방법을 보다 양호하게 인식할 수 있도록 하기 위하여, 우선 동일한 반도체 기판내에 N-채널 MOS 트랜지스터 및 P-채널 MOS 트랜지스터를 제조하기 위한 전형적인 기본 CMOS 공정을 기술하고자 한다. 제1A도에는 상기 기본 CMOS 공정도가 예시되어 있다. 제2도에는 상기 기본 CMOS 공정에 의해 제조된 집적회로 디바이스 구조의 단면이 도시되어 있다. 제2도는 P-채널 MOS 트랜지스터(1) 및 N-채널 MOS 트랜지스터(3)를 도시한 것이다.
상기 공정의 제1 단계에서는 반도체 재료 기판(2), 바람직스럽게는 붕소와 같은 P-형 불순물로 엷게 도우핑된 실리콘 기판(2)을 제공한다.
제2 단계에서는, 종래의 마스크 및 에칭 공정을 사용하여 채널 웰(13)을 한정하고 종래의 주입 또는 확산 기술을 사용하여 이러한 영역내에 인 (phosphorus)과 같은 불순물을 깊게 도입시킨다. 상기 불순물은 상기 채널 웰(13)을 비교적 엷게 도우핑된 N-형 영역으로 변환시킨다. 상기 채널 웰(13)은 상기 P-채널 MOS 트랜지스터(1)의 채널 영역(17)을 제공한다.
상기 기본 공정의 제3 단계에서는 종래의 마스크 및 에칭 공정을 사용하여 웰 영역(14)을 한정하고, 종래의 주입이나 확산 기술을 사용하여 이러한 영역내에 붕소와 같은 불순물을 주입시킨다. 상기 불순물은 산기 기판(2)의 P-형 재료의 도전율을 증가시킨다. 상기 웰 영역(14)은 상기 N-채널 MOS 트랜지스터(3)의 채널 영역(18)을 제공한다. 선택적으로는, 이러한 단계를 생략할 수 있으며 상기 기판(2)은 상기 N-채널 MOS 트랜지스터(3)의 채널 영역을 제공할 수 있다.
상기 기본 공정의 제4 단게에서는 상기 기판(2) 상에 전계 산화물층(21)을 성장시킨다. 상기 P-채널 MOS 트랜지스터(1) 및 상기 N-채널 MOS 트랜지스터(3) 각각의 활성 영역(4,6)을 한정하도록 종래의 마스크 및 에칭 공정을 사용하여 상기 전계 산화물을 에칭한다.
제5 단계에서는 상기 P-채널 MOS 트랜지스터(1) 및 상기 N-채널 MOS 트랜지스터(3)의 활성 영역상에 부분(23,25)을 포함하는 게이트 산화물층을 성장시킨다.
제6 단계에서는 상기 기판(2)의 전체 영역상에 폴리실리콘층을 데포지트하고, 상기 P-채널 MOS 트랜지스터(1) 및 상기 N-채널 MOS 트랜지스터(3) 각각의 게이트(27,29)를 제공하도록 표준 마스크 및 에칭 공정을 사용하여 도우핑 및 에칭한다.
제7 단계에서는 표준 마스크 및 에칭 공정을 사용하여, 상기 N-채널 MOS 트랜지스터(3)의 소오스(31) 및 드레인(33)을 한정하도록 게이트 산화물층을 에칭한다. 종래의 주입이나 확산 기술을 사용하여 상기 소오스(31) 및 드레인(33) 내에 비소와 같은 N-형 불순물을 도입시킨다. 상기 불순물은 상기 소오스(31) 및 드레인(33)을 비교적 짙게 도우핑된 N+ 영역으로 변환시킨다. 상기 소오스(31) 및 상기 드레인(33)을 한정하도록 상기 게이트 산화물을 사용하는 것은 상기 소오스 및 드레인이 상기 게이트와 정확히 정렬되는 것을 보장한다.
상기 기본 공정의 제8 단계에서는 마스크 및 에칭 공정을 사용하여, 상기 P-채널 MOS 트랜지스터(1)의 채널 웰(13) 내에 소오스(39) 및 드레인(41)을 한정하도록 상기 게이트 산화물을 에칭한다. 종래의 주입이나 확산 기술을 사용하여 상기 소오스(39) 및 상기 드레인(41) 내에 붕소와 같은 P-형 불순물을 도입시킨다. 상기 불순물은 상기 소오스(39) 및 상기 드레인(41)을 비교적 짙게 도우핑된 P+ 영역으로 변환시킨다. 상기 소오스(39) 및 상기 드레인(41)을 한정하도록 상기 게이트 산화물을 사용하는 것은 상기 소오스 및 드레인이 상기 게이트(27)과 정확히 정렬되는 것을 보장한다.
상기 기본 공정은 상기 트랜지스터의 여러 전극에 금속 접점(도시되지 않음)을 제공하고 패시베이션(passivation) 층(도시되지 않음)을 제공하는 마무리 단계에 의해 완성된다.
여러 특정의 제조 메카니즘은 상기에 기술한 방법의 단계를 이용하고, 하기에 기술될 방법의 단계를 이행하는데 사용될 수 있다.
2. 기본 CMOS 공정을 사용하여 N-채널 JFET를 제조하는 방법
제1B도에는 또한 N-채널 JFET를 제조하도록 본 발명의 제1 실시 태양에 따라 수정한 CMOS 고정이 도시되어 있다. 제3도에는 제1B도의 N-채널 JFET 용 수정 CMOS 공정에 의해 제조된 집적 회로 디바이스 구조의 단면이 도시되어 있다. 제3도는 P-채널 MOS 트랜지스터(1), N-채널 MOS 트랜지스터(3) 및 N-채널 JFET(5)를 도시한 것이다.
본 발명에 따른 수정된 CMOS 공정을 사용하여 N-채널 JFET를 제조하는 방법에서는, 상기 기본 CMOS 공정의 제1-제7 단계 및 마무리 단계를 변경하지 않고 사용한다. 상기 공정의 각각의 단계에서 상기 N-채널 및 P-채널 MOS 트랜지스터의 요소와 동시에 제조되는 JFET의 요소를 한정하도록 상기 공정의 여러 단계에서는 마스크 변경을 필요로 한다. 상기 JFET의 채널을 제공하도록 상기 기본 CMOS 공정에 부가적인 단계를 추가한다.
상기 공정의 제1 단계에서는 어떠한 마스크도 사용하지 않는다.
상기 공정의 제2 및 제3 단계는 단지 상기 MOS 트랜지스터(1,3)를 제조하는 것에만 관한 것이여서, 상기 기본 CMOS 공정에서와 동일하다.
상기 공정의 제4 단계로서 마스크를 수정하여 JFET(5)의 활성 영역(15)을 한정한다. 그리고 나서, 상기 MOS 트랜지스터(1,3)의 활성 영역으로부터 전계 산화물을 제거하는 동일한 에칭 공정으로 상기 활성 영역(15)으로부터 전계 산화물을 제거한다.
상기 공정의 제5 및 제6 단계는 단지 상기 MOS 트랜지스터(1,3)를 제조하는 것에만 관한 것이여서, 상기 기본 CMOS 공정에서와 동일하다.
상기 공정의 제7 단계로서 마스크를 변경하여 JFET(5)의 활성 영역(15) 내에 소오스(35) 및 드레인(37)을 한정한다. N-형 불순물의 짙은 농도는, 상기 N-채널 MOS 트랜지스터(3)의 소오스(31) 및 드레인(33) 내로 도입되는 것과 동시에 상기 소오스(35) 및 상기 드레인(37) 내로 도입된다.
상기 기본 CMOS 공정에 포함되지 않은 부가적인 단계에서는, 종래의 마스크 및 에칭 기술을 사용하여 상기 JFET(5)의 거의 모든 활성 영역(15)으로부터 게이트 산화물을 제거한다. 종래의 주입이나 확산 기술을 사용하여, 전계 산화물(21)에 의해 한정된 노출 영역내로 인과같은 N-형 불순물을 도입시킨다. 상기 불순물은 상기 소오스(35), 드레인(37) 및 게이트(43)를 제외한 JFET의 활성 영역(15)을 상기 JFET(5)의 채널 영역을 제공하는 N-형 재료의 엷게 도우핑된 영역으로 변환시킨다.
상기 공정의 제8 단계로서 마스크를 변경하여 상기 JFET(5)의 소오스(35) 및 드레인(37) 사이에 게이트(43)를 한정한다. 또한, 상기 마스크를 변경하여 상기 드레인(37)을 에워싸는 기판 접점(45)을 한정한다. P-형 불순물의 짙은 농도는, 상기 P-채널 MOS 트랜지스터(1)의 소오스(39) 및 드레인(41) 내로 주입되는 것과 동시에 상기 게이트(43) 및 상기 기판 접점(45) 내로 도입된다. 상기 기판 접점(45)은 높은 도전 접속을 상기 기판(2)에 제공하여 상기 JFET(5)의 부근에 기판 전위를 한정한다.
필요한 경우, 상기 부가적인 단계 및 상기 제8단계의 순서를 바꿀수 있다. 바람직하게는, 상기 제7 단계와 제8 단계사이에 상기 부가적인 단계를 이행한다.
상기 공정의 마무리 단계로서 마스크를 변경하여 상기 JFET(5)의 전극에 부가적인 금속 접점을 제공하고 상기 JFET(5)를 비활성화 층내에 수용한다.
제4도는 게이트 표면 하부의 깊이에 대하여 도식화된 결과적인 N-채널 JFET의 채널에서의 입방 센티미터당 과잉 캐리어의 농도를 도시한 것이다. 제4도에서는, 게이트(201)에서의 과잉 캐리어 농도가 대략 1019/cc이다. 상기 게이트 및 상기 채널사이의 경계면(203)에서는 상기 농도가 대략 1015/cc로 떨어진다. 상기 곡선은 채널(205)의 중심에서의 대략 1017/cc의 과잉 캐리어 농도를 도시한 것인데, 이러한 과잉 캐리어 농도는 대략 -1 볼트의 스레숄드 전압을 제공한다. 상기 스레숄드 전압은, 상기 공정의 부가적인 단계에서 상기 채널 영역내로 도입되는 불순물의 농도를 변경함으로써 변화될 수 있다. 상기 채널 및 기판(209) 사이의 경계면(207)에서는, 상기 과잉 캐리어 농도가 더욱 떨어지고, 상기 기판(209)에서는 대략 1015/cc로 다시 올라간다.
3. 기본 CMOS 공정을 사용하여 P-채널 JFET를 제조하는 방법
제1C도에는 또한 P-채널 JFET를 제조하도록 본 발명의 제2 실시 태양에 따라 수정한 CMOS 공정이 도시되어 있다. 제5도에는 제1C도의 P-채널 JFET용 수정 CMOS 공정에 의해 제조된 집적회로 디바이스 구조의 단면이 도시되어 있다. 제5도는 P-채널 MOS 트랜지스터(1), N-채널 MOS 트랜지스터(3) 및 P-채널 JFET(7)를 도시한 것이다.
본 발명에 따른 수정된 CMOS 공정을 사용하여 P-채널 JFET를 제조하는 방법에서는 상기 기본 CMOS 공정의 제1-제7 단계 및 마무리 단계를 변경하지 않고서 사용한다. 상기 공정의 각각의 단계에서 N-채널 및 P-채널 MOS 트랜지스터의 요소와 동시에 제조된 JFET의 요소를 한정하도록 상기 공정의 여러 단계에서는 마스크 변경을 필요로 한다. 상기 기본 CMOS 공정에 부가적인 단계를 추가하여 상기 JFET의 채널을 제공한다.
상기 공정의 제1 단계에서는 어떠한 마스크도 사용하지 않는다.
상기 공정의 제2 단계로서 마스크를 수정하여 JFET(7)에 대한 백 게이트 웰(47)을 한정한다. N-형 불순물은, 채널 웰(13) 내로 도입되는 것과 동시에 상기 백 게이트(47) 내로 도입된다. 또한, 상기 백 게이트 웰(47)은 상기 JFET(7)의 채널을 P-형 기판(2)과 분리시킨다.
상기 공정의 제3 단계로서 마스크를 변경하지 않는다.
상기 공정의 제4 단계로서 마스크를 수정하여 상기 JFET의 활성 영역(49)을 한정한다. 그리고 나서, MOS 트랜지스터(1,3)의 활성 영역으로부터 전계 산화물을 제거하는 동일한 에칭 공정으로 상기 활성 영역(49)으로부터 전계 산화물을 제거한다.
상기 공정의 제5 및 제6 단계는 단지 상기 MOS 트랜지스터(1,3)를 제조하는 것에만 관한 것이여서, 상기 기본 CMOS 공정에서와 동일하다.
상기 공정의 제7 단계로서 마스크를 변경하여 상기 JFET(7)의 활성 영역(47) 내에 상측 게이트(51) 및 백 게이트 접점(53)을 한정한다. N-형 불순물의 짙은 농도는 N-채널 MOS 트랜지스터(3)의 소오스(31) 및 드레인(33) 내로 도입되는 것과 동시에 상측 게이트(51) 및 백 게이트 접점(53) 내로 도입된다. 상기 백 게이트 접점(53)은 백 게이트(45)에 높은 도전 접속을 형성한다.
상기 기본 CMOS 공정에 포함되지 않은 부가적인 단계에서는, 종래의 마스크 및 에칭 기술을 사용하여 상기 JFET(7)의 거의 모든 활성 영역(49)으로부터 게이트 산화물을 제거한다. 노출 영역, 결과적으로는 종래의 주입이나 확산 기술을 사용하여 한정된 노출 영역내로 붕소와 같은 P-형 불순물을 도입시킨다. 상기 불순물은,소오스(55), 드레인(57), 및 게이트(51)를 제외한 JFET의 활성 영역(49)을, P-채널 JFET(7)의 채널 영역을 제공하는 P-형 재료의 엷게 도우핑된 영역으로 변환시킨다.
상기 공정의 제8 단계로서 마스크를 변경하여 상기 JFET(7)의 게이트(51)에 의해 둘러싸인 소오스(55), 및 상기 JFET(7)의 게이트(51)를 에워싸는 드레인(53)을 한정한다. 또한, 마스크를 변경하여 드레인 영역(53)을 에워싸는 기판 접점(59)을 한정한다. P-형 불순물의 짙은 농도는, P-채널 MOS 트랜지스터(1)의 소오스(39) 및 드레인(41) 내로 도입되는 것과 동시에 소오스(55), 드레인(57) 및 기판 접점(59) 내로 도입된다. 상기 기판 접점(59)은 기판에 고도전 접속을 제공하여 JFET(7)의 부근에 기판전위를 한정한다.
필요하다면, 부가적인 단계 및 제8 단계의 순서를 바꿀 수 있다. 바람직하게는, 제7 단계 및 제8 단계사이에 부가적인 단계가 이행된다.
상기 공정의 마무리 단계로서 마스크를 변경하여 JFET(7)의 전극에 부가적인 금속 접점을 제공하며 상기 JFET(7)를 비활성층내에 수용한다.
제6도는 게이트 표면 하부의 깊이에 대하여 도식화된 결과적인 P-채널 JFET의 채널에서의 입방 센티미터당 과잉 캐리어의 농도를 도시한 것이다. 제6도에서. 게이트(211) 내의 과잉 캐리어 농도는 대략 1019/cc이다. 게이트 및 채널 사이의 경계면(213)에서는, 과잉 캐리어 농도가 대략 1015/cc로 떨어진다. 상기 곡선은 채널(215)의 중심에서 1016-1017으로 올라가는 과잉 캐리어 농도를 도시한 것인데, 상기 과잉 캐리어 농도는 대략 -1 볼트의 스레숄드 전압을 제공한다. 상기 스레숄드 전압은, 상기 공정의 부가적인 단계에서 채널 영역내로 도입된 불순물의 농도를 변경함으로써 변화될 수 있다. 채널 및 백 게이트(219) 사이의 경계면(217)에서, 과잉 캐리어 농도는 대략 1015/cc로 떨어지고, 백 게이트(219) 내측에서 대략 1016/cc로 다시 올라간다. 상기 백 게이트(219) 및 기판(223) 사이의 경계면(221)에서, 과잉 캐리어 농도는 1015/cc이하로 떨어지고, 기판(223)에서 대략 1015/cc로 다시 올라간다.
또한, 기본 CMOS 공정은, 동일 기판상에 N-채널 및 P-채널 JFET를 모두 제조하도록 수정될 수 있다. 상기에 기술한 바와같이, JFET의 모든 형태의 구성요소를 제공하도록 마스크를 변경한다. 또한, 상기 수정된 공정은 상기에 기술한 P-채널 JFET 공정의 부가적인 단계 및 N-채널 JFET 공정의 부가적인 단계를 모두 포함한다.
B. 바이폴라-CMOS(BiCMOS) 공정을 사용하여 JFET를 제조하는 방법
1. BiCMOS 공정
BiCMOS 공정을 사용하여 JFET를 제조하는 본 발명에 따른 방법을 보다 양호하게 인식할 수 있도록 하기 위하여, 동일한 반도체 기판상에 N-채널 MOS 트랜지스터, P-채널 MOS 트랜지스터, NPN 바이폴라 트랜지스터 및 PNP 바이폴라 트랜지스터를 제조하는 전형적인 BiCMOS 공정을 지금부터 기술하고자 한다. 제7A도에는 BiCMOS 공정도가 예시되어 있다. 제8도에는 제7A도의 BiCMOS 공정에 의해 제조된 집적회로 디바이스 구조의 단면이 도시되어 있다. 제8도는 P-채널 MOS 트랜지스터(61), N-채널 MOS 트랜지스터(63), NPN 바이폴라 트랜지스터(65), 및 PNP 바이폴라 트랜지스터(66)를 도시한 것이다.
상기 공정의 제1 단계에서는, 반도체 재료, 바람직하게는 붕소와 같은 P-형 불순물로 엷게 도우핑된 실리콘의 기판(67)을 제공한다. 상기 기판의 표면은 화살표(69)로 나타나 있다.
제2단계에서는, 기판 표면을 산화시키고 종래의 마스크 및 에칭 공정을 사용하여 N-매물층 영역(71,72)을 한정한다. 종래의 주입이나 확산 기술을 사용하여 비소와 같은 높은 농도의 N-형 불순물을 상기 영역(71,72) 내로 도입시킨다. 상기 불순물은 상기 N-매몰층 영역(71,72)을 높은 농도의 N+ 영역으로 변환시킨다. 상기 N-매몰층(71)은 NPN 트랜지스터(65)의 콜렉터 및 콜렉터 접점 영역사이에 높은 도전 경로를 제공한다.
제3 단계에서는, 기판 표면을 다시 산화시키고 종래의 마스크 및 에칭 공정을 사용하여 P-매몰층 영역(73)을 한정한다. 상기 P-매몰층 영역은 N-매몰층 영역에 의해 점유되지 않은 기판 표면 모두를 덮는다. 종래의 주입 또는 확산 기술을 사용하여 붕소와 같은 높은 농도의 P-형 불순물을 상기 영역(73) 내로 도입시킨다. 상기 불순물은 상기 P-매몰층 영역(73)을 높은 도전 P+ 영역으로 변환시킨다. 상기 P-매몰층(73)은 PNP 트랜지스터(66)의 콜렉터 및 콜렉터 접점 영역사이에 높은 도전 경로를 제공한다.
제4 단계에서는 기판 표면으로부터 산화물을 제거하고, 상기 기판(67)의 표면상에 축을 따라서 붕소와 같은 P-형 불순물로 엷게 도우핑된 실리콘 층(75)을 성장시킨다. 에피택셜층(75)의 표면(77)은 새로운 기판 표면을 제공한다.
제5 단계에서는 종래의 마스크 및 에칭 공정을 사용하여 N-매몰층(71,72) 상의 에피택셜층내에 웰 영역(79,81)을 한정한다. 종래의 주입 또는 확산 기술을 사용하여 인과같은 N-형 불순물을 콜렉터 웰(79) 및 채널 웰(81) 내로 도입시킨다. 상기 불순물은, N-매몰층(71,72)과 각각 접촉하도록 콜렉터 웰(79) 및 채널 웰(81) 내로 깊게 드라이브(drive)된다. 상기 불순물은 콜렉터 웰(79) 및 채널 웰(81)을 비교적 엷게 도우핑된 N-형 영역으로 변환시킨다. 상기 콜렉터 웰(79)은 NPN 트랜지스터(65)의 콜렉터 영역을 제공하며, 상기 채널 웰(81)은 P-채널 MOS 트랜지스터(61)의 채널 영역을 제공한다.
제6 단계에서는 P-매몰층(73) 상의 에피택셜층내에 콜렉터 웰(83) 및 채널 웰(85)을 한정하고, NPN 트랜지스터(65)의 콜렉터 웰(79) 내에 NPN 베이스(86)를 한정한다. 그러한 영역은 종래의 마스크 및 에칭 공정을 사용하여 한정된다. 종래의 주입 또는 확산 기술을 사용하여 콜렉터 웰(83), 채널 웰(85), 및 NPN 베이스(86) 내로 붕소와 같은 P-형 불순물을 도입시킨다. 상기 불순물은 상기 콜렉터 웰(83), 상기 채널 웰(85), 및 상기 NPN 베이스(86)를 비교적 엷게 도우핑된 P-형 영역으로 변환시킨다. 상기 콜렉터 웰(83)은 PNP 트랜지스터(66)의 콜렉터를 제공하며 상기 채널 웰(85)은 N-채널 MOS 트랜지스터(63)의 채널을 제공한다.
상기 BiCMOS 공정의 제7 단계에서는 기판상에 전계 산화물층(87)을 성장시킨다. 그리고 나서, N-채널 MOS 트랜지스터(61), P-채널 MOS 트랜지스터(63), NPN 바이폴라 트랜지스터(65), 및 NPN 바이폴라 트랜지스터(66)의 활성 영역을 한정하도록 종래의 마스크 및 에칭 공정을 사용하여 상기 전계 산화물을 에칭한다.
제8 단계에서는 부분(89,91)을 포함하는 게이트 산화물층을 P-채널 MOS 트랜지스터(61) 및 N-채널 MOS 트랜지스터(63)의 활성 영역상에 성장시킨다.
제9 단계에서는 기판(67)의 전체 영역상에 폴리실리콘층을 데포지트시키고, P-채널 및 N-채널 MOS 트랜지스터의 게이트(93,95)를 각각 제공하도록 표준 마스크 및 에칭 공정을 사용하여 도우핑 및 에칭한다.
제10 단계에서는, 게이트 산화물층을 에칭하여 N-채널 MOS 트랜지스터(63)의 채널 웰(85) 내에 소오스(97) 및 드레인(99)을, NPN 트랜지스터(65)의 NPN 베이스(86) 내에 NPN 에미터(101)를, 그리고 PNP 트랜지스터(66)의 콜렉터 웰(83) 내에 PNP 베이스(103)를 한정한다. 이들 영역은 표준 마스크 및 에칭 공정을 사용하여 한정된다. 종래의 주입 또는 확산 기술을 사용하여 상기 소오스(97), 상기 드레인(99), 상기 PNP 에미터(101) 및 상기 PNP 베이스(103) 내로 비소와 같은 N-형 불순물을 도입시킨다. 상기 불순물은 상기 소오스(97), 상기 드레인(99), 상기 NPN 에미터(101) 및 상기 PNP 베이스(103)를 비교적 짙게 도우핑된 N+ 영역으로 변환시킨다. 상기 소오스(97) 및 상기 드레인(99)을 한정하도록 게이트 산화물을 사용하는 것은 상기 소오스 및 드레인이 게이트(95)와 정확히 정렬되는 것을 보장한다.
상기 BiCMOS 공정의 제11 단계에서는 게이트 산화물을 에칭하여 P-채널 MOS 트랜지스터(61)의 채널 웰(81), 및 PNP 트랜지스터(66)의 PNP 에미터(109) 내에 소오스(105) 및 드레인(107)을 한정한다. 이들 요소는 종래의 마스크 및 에칭 공정을 사용하여 한정한다. 종래의 주입 또는 확산 기술을 사용하여 소오스(105), 드레인(107) 및 PNP 에미터(109) 내로 붕소와 같은 P-형 불순물을 도입시킨다. 상기 불순물은 상기 소오스(105), 상기 드레인(107) 및 상기 PNP 에미터(109)를 비교적 짙게 도우핑된 P+ 영역으로 변환시킨다. 상기 소오스(105) 및 상기 드레인(107)을 한정하도록 게이트 산화물을 사용하는 것은 상기 소오스 및 드레인이 게이트(93)과 정확히 정렬된다는 것을 보장한다.
상기 BiCMOS 공정은, 상기 트랜지스터의 여러 전극에 금속접점(도시되지 않음)을 제공하며, 패시베이션층(도시되지 않음)을 제공하는 마무리 단계에 의해 완성된다.
여러 특정의 제조 메카니즘은, 상기에 기술한 방법의 단계를 이행하고, 하기에 기술될 방법의 단계를 이행하는데 사용될 수 있다.
2. BiCMOS 공정을 사용하여 N-채널 JFET를 제조하는 방법
제7B도에는 또한, N-채널 JFET를 제조하는 본 발명의 제3 실시태양에 따른 BiCMOS 공정이 도시되어 있다. 제9도에는 N-채널 JFET 수정 BiCMOS 공정에 의해 제조된 집적회로 디바이스의 단면이 도시되어 있다. 제9도는 P-채널 MOS 트랜지스터(61), N-채널 MOS 트랜지스터(63), NPN 바이폴라 트랜지스터(65), PNP 바이폴라 트랜지스터(66) 및 N-채널 JFET(111)를 도시한 것이다.
본 발명에 따른 BiCMOS 공정을 사용하여 N-채널 JFET를 제조하는 방법에서는, 상기 BiCMOS 공정의 단계 모두를 변경하지 않고서 사용한다. 상기 공정의 각각의 단계에서 N-채널 및 P-채널 MOS 트랜지스터 및 바이폴라 트랜지스터의 요소와 동시에 제조되는 JFET의 요소를 한정하도록 상기 공정의 여러 단계에서는 마스크 변경을 필요로 한다. 상기 JFET를 제조하는 데에는 어떠한 부가적인 단계도 필요하지 않다.
상기 공정의 제1 단계에서는 어떠한 마스크도 포함하지 않는다.
상기 공정의 제2 단계로서 마스크를 변경하지 않는다.
P-매몰층(73)이 N-채널 JFET(111)에 의해 점유될 기판 부분에 아직도 연장되어 있지않은 경우, 상기 공정의 제3 단계로서 마스크를 수정하여, 상기 JFET(111)에 의해 점유될 기판 부분에 상기 P-매몰층(73)을 연장한다. N-채널 JFET(111) 하부의 P-매몰층(73)의 부분은 상기 JFET(111)채널 깊이를 한정한다.
상기 공정의 제4 단계에서는 어떠한 마스크도 포함하지 않는다.
상기 공정의 제5 단계로서 마스크를 수정하여 P-매몰층(73)의 부분상의 에피택셜(75) 내에 상기 JFET(111)의 채널 웰(113)을 한정한다. N-형 불순물은, 콜렉터 웰(79) 및 채널 웰(81) 내로 도입되는 것과 동시에 상기 채널 웰(113) 내로 도입된다. N-형 불순물은, 상기 P-매몰층(73)과 접촉하도록 상기 에피택셜층내로 드라이브된다.
제6 단계로서 마스크를 변경하지 않는다. 그러나, 상기 제6단계로서 마스크를 수정하여 P-형 웰 영역(83), P-형 웰 영역(85), 및 N-형 웰 영역(113)에 인접한 다른 어떤 P-형 웰 영역을 상기 N-형 웰 영역(113)과 접촉되게 하는 것이 바람직하다. 제9도에는 연장된 웰 영역(83,85)이 도시되어 있다.
제7 단계로서 마스크를 수정하여 JFET(111)의 활성 영역(115)을 한정한다. 그리고 나서, MOS 트랜지스터(61,63), NPN 트랜지스터(65) 및 PNP 트랜지스터(66)의 활성 영역으로 부텅 전계 산화물을 제거하는 동일한 에칭 공정으로 상기 활성 영역(115)으로부터 전계 산화물을 제거한다.
상기 공정의 제8 및 제9 단계는 단지 MOS 트랜지스터(61,63)를 제조하는 것에만 관한 것이여서, 이들 단계의 경우 마스크를 변경하지 않는다.
상기 공정의 제10 단계로서 마스크를 변경하여 JFET(111)의 채널 웰(113) 내에 소오스(117) 및 드레인(119)을 한정한다. 짙은 농도의 N-형 불순물은, N-채널 MOS 트랜지스터(63)의 소오스(97) 및 드레인(99), NPN 트랜지스터(65)의 에미터, 및 PNP 트랜지스터(66)의 베이스내로 도입되는 것과 동시에 소오스(117) 및 드레인(119) 내로 도입된다.
상기 공정의 제11 단계로서 마스크를 변경하여 JFET(65)의 소오스(117) 및 드레인(119) 사이에 게이트(121)를 한정한다. 또한, 마스크를 변경하여 상기 드레인(119)을 에워싸는 기판접점(123)을 한정한다. 짙은 농도의 P-형 불순물은, P-채널 MOS 트랜지스터(61)의 소오스(105) 및 드레인(107), 및 PNP 트랜지스터(66)의 에미터내로 도입되는 것과 동시에 게이트(121) 및 기판 접점(123) 내로 도입된다. 상기 기판 접점(123)은 기판에 높은 도전 접속을 제공하여 JFET(111)의 부근에 기판 전위를 한정한다.
상기 공정의 마무리 단계로서 마스크를 변경하여 JFET(111)의 전극에 부가적인 금속 접점을 제공하고, 상기 JFET(111)를 패시베이션층내에 수용한다.
제10도는 게이트 표면 하부의 깊이에 대하여 도식화된 N-채널 JFET(111: 제9도 참조)의 채널에서의 입방센티미터당 과일 캐리어의 농도를 도시한 것이다. 제10도에서는 게이트(231)에서의 과잉 캐리어 농도가 대략 1019/cc이다. 상기 게이트 및 상기 채널사이의 경계면(233)에서는, 상기 과잉 캐리어 농도가 대략 1016/cc로 떨어진다. 상기 과잉 캐리어 농도는 채널(235)의 중심에서 대략 1017/cc로 올라간다. 상기 채널 및 매몰층(239) 사이의 경계면(237)에서는, 상기 과잉 캐리어 농도가 대략 1016/cc로 다시 떨어지고, 상기 매몰층(239)에서는 대략 1018/cc로 올라간다. 상기 과잉 캐리어 농도는 기판(241)에서 대략 1015/cc로 떨어진다.
표 1은 테스트 패턴으로부터 얻어진 결과를 도시한 것이다. 개선된 측정 기술은 200㎶ 미만의 스레숄드 전압 오프셋, 및 50㎶ 미만의 스레숄드 전압 드리프트를 나타내고자 의도된 것이다.
스레숄드 전안 VT-1V
상호콘덕턴스 gm 200㎲(VGS=0)
드레인-소오스 항복 전압 BVDSS15V
게이트 전류 I게이트5pA
스레숄드 전압 오프셋 VT(오프셋)1mV
스레숄드 전압 드리프트 VT(드리프트)200㎶
표 1
제11도에는 JFET(111)의 표면이 개괄적으로 도시되어 있다. 소오스(301)는 중앙에 있으며, 이는 게이트(303)에 의해 둘러싸여 있다. 드레인(305)은 상기 게이트를 에워싼다. 기판 접점(307)은 상기 드레인을 에워싼다. 상기 게이트, 드레인, 및 기판 접점 각각의 부분(309,311,313)은 금속화되어 있지 않다. 이로인해, 소오스 금속화 부분(315)은 게이트(303), 드레인(305), 및 기판 접점(307)을 횡단할 수 있고, 게이트 금속화부분(317)은 드레인(305) 및 기판 접점(307)을 횡단할 수 있으면, 드레인 금속화 부분(319)은 기판 접점(307)을 횡단할 수 있다.
3. BiCMOS 공정을 사용하여 P-채널 JFET를 제조하는 방법
제7C도에는 또한, P-채널 JFET를 제조하는 본 발명의 제4 실시태양에 따라 수정한 BiCMOS 공정이 도시되어 있다. 제12도에는 제7C도의 P-채널 JFET 수정 BiCMOS 공정에 의해 제조된 집적회로 디바이스의 단면이 도시되어 있다. 제12도는 P-채널 MOS 트랜지스터(61), N-채널 MOS 트랜지스터(63), NPN 바이폴라 트랜지스터(65), PNP 바이폴라 트랜지스터(66) 및 N-채널 JFET(127)를 도시한 것이다.
본 발명에 따른 BiCMOS 공정을 사용하여 P-채널 JFET를 제조하는 방법에서는, BiCMOS 공정의 모든 단계를 변경하지 않고서 사용한다. 상기 공정의 각각의 단계에서 N-채널 및 P-채널 MOS 트랜지스터 및 바이폴라 트랜지스터의 요소와 동시에 제조되는 JFET의 요소를 한정하는데에는 상기 공정의 여러 단계에서 마스크 변경을 필요로 한다.
상기 JFET를 제조하는 데이는 어떠한 부가적인 단계도 필요로 하지 않는다.
상기 공정의 제1 단계에서는 어떠한 마스크도 포함하지 않는다.
상기 공정의 제2 단계로서 마스크를 수정하여, P-채널 JFET(127)를 수용하도록 N-매몰층(129) 제공한다. 상기 N-매몰층(129)은 JFET(127)의 백 게이트를 제공하고, 또한 P형 기판(67) 및 JFET(127)의 P-형 채널 영역사이에 분리 부분을 제공한다.
상기 공정의 제3 단계로서 마스크를 변경하지 않는다.
상기 공정의 제4 단계에서는 어떠한 마스크도 포함하지 않는다.
상기 공정의 제5 단계로서 마스크를 한정하여, N-매몰층(129) 상의 에피택셜(75) 내에 분리링(131)을 한정한다. N-형 불순물은, 콜렉터 웰(79) 및 채널 웰(81) 내로 도입되는 것과 동시에 분리링(131) 내로 도입된다. 상기 N-형 불순물은, 상기 N-매몰층(129)과 접촉하도록 에피택셜층내로 드라이브된다. 상기 분리링(131)은, 상기 N-매몰층(129)과 함께, 기판(67) 및 이 기판(67) 내에 형성된 다른 디바이스로부터 P-채널 JFET(127)의 채널을 완전히 분리시킨다. 또한, 상기 분리링(131)은, 상기 N-매몰층(129)에 의해 형성된 JFET(127)의 백 게이트에 전기적 접속을 제공한다.
제6 단계로서 마스크를 수정하여, 분리링(131) 내측에 매몰층(129) 상의 P-채널 JFET(127)의 채널 웰(133)을 한정한다. 불순물은, 종래의 주입이난 확산기술을 사용하여, 콜렉터 웰(83), 채널 웰(85) 및 NPN 베이스 영역(86) 내로 도입되는 것과 동시에 채널 웰(133) 내로 도입된다. 상기 불순물은 채널 웰(133)을 비교적 엷게 도우핑된 P-형 영역으로 변환시킨다.
제7 단계로서 마스크를 수정하여 JFET(127)의 활성 영역을 한정한다. 그리고 나서, MOS 트랜지스터(61,63), NPN 트랜지스터(65) 및 PNP 트랜지스터(66)의 활성 영역으로 부터 산화물을 제거하는 동일한 에칭 공정으로 JFET(127)의 활성 영역(135)으로부터 전계 산화물을 제거한다.
상기 공정의 제8 및 제9 단계는 단지 MOS 트랜지스터(61,63)를 제조하는 것에만 관한 것이여서, 이들 단계의 대한 마스크를 변경하지 않는다.
상기 공정의 제10 단계로서 마스크를 변경하여 JFET(127)의 채널 웰(133) 내에 게이트(137)을 한정한다. 또한, 마스크를 변경하여 분리링(131) 내에 백 게인\트 접점(139)를 한정한다. 짙은 농도의 N-형 불순물은, N-채널 MOS 트랜지스터(63)의 소오스(97) 및 드레인(99), NPN 트랜지스터(65)의 에미터(101), 및 PNP 트랜지스터(66)의 베이스내로 도입되는 것과 동시에 상기 게이트(137) 및 백 게이트 접점(139) 내로 도입된다. 상기 백 게이트 접점(139)은 분리링(131), 결과적으로는 N-매몰층(129)에 의해 제공되는 P-채널 JFET(127)의 백 게이트와의 높은 도전 접촉을 제공한다.
상기 공정의 제11 단계로서 마스크를 변경하여, JFET(127)의 소오스(141) 및 드레인(143)을 한정한다. 상기 소오스(141)는 게이트(137)에 의해 둘러싸여 있고, 상기 드레인(143)은 상기 게이트(137)을 에워싼다. 또한, 마스크를 변경하여 백 게이트 접점(139)을 에워싸는 기판 접점(145)을 한정한다. 짙은 농도의 P-형 불순물은, P-채널 MOS 트랜지스터(61)의 소오스(105) 및 드레인(107), 및 PNP 트랜지스터(66)의 에미터내로 도입되는 것과 동시에 소오스(141), 드레인(143) 및 기판 접점(145) 내로 도입된다. 상기 기판 접점(145)은 분리링(131)에 인접한 기판 전위를 한정하도록 기판(67)에 높은 도전 접속을 제공한다.
상기 공정의 마무리 단계로서 마스크를 변경하여 JFET(127)의 전극에 부가적인 금속 접점을 제공하고, 상기 JFET(127)를 패시베이션층내에 수용한다.
제13도는 게이트 표면 하부의 깊이에 대하여 도식화된 P-채널 JFET(127: 제11도 참조)의 채널에서의 입방센티미터당 과잉 캐리어의 농도를 도시한 것이다. 제13도에서는 게이트(251)에서의 과잉 캐리어 농도가 대략 1019/cc이다. 상기 게이트 및 상기 채널사이의 경계면(253)에서는, 상기 과잉 캐리어 농도가 대략 1016/cc로 떨어진다. 채널(235)의 중심에서는 상기 과잉 캐리어 농도가 대략 1017/cc로 올라간다. 상기 채널 및 N-매몰층(259) 사이의 경계면(257)에서는, 상기 과잉 캐리어 농도가 대략 1016/cc로 다시 떨어지고, 상기 매몰층(259)에서는 대략 1019/cc로 올라간다. 상기 N-매몰층 및 기판(263) 사이의 경계면(261)에서는 상기 과잉 캐리어 농도는 대략 1014/cc로 떨어지고, 기판(263)에서는 대략 1015/cc로 올라간다..
표 2은 테스트 패턴의 결과를 도시되어 있다. 개선된 측정 기술은 200㎶ 미만의 스레숄드 전압 오프셋, 및 50㎶ 미만의 스레숄드 전압 드리프트를 나타내고자 의도된 것이다.
스레숄드 전압 VT1V
상호콘덕턴스 gm 200㎲(VGS=0)
드레인-소오스 항복 전압 BVDSS-15V
게이트 전류 I게이트5pA
스레숄드 전압 오프셋 VT(오프셋)1mV
스레숄드 전압 드리프트 VT(드리프트)200㎶
표 2
제14도에는 JFET(127)의 표면이 개괄적으로 도시되어 있다. 소오스(331)는 중앙에 있으며, 이는 상측 게이트(333)에 의해 둘러싸여 있다. 드레인(335)은 상기 상측 게이트를 에워싼다. 백 게이트(337)은 상기 드레인을 에워싼다. 상측 게이트, 드레인, 및 백 게이트 각각의 부분(339,341,343)은 금속화되어 있지 않다. 이로인해, 소오스 금속화 부분(345)은 상기 상측 게이트(333), 드레인(335), 및 백 게이트(337)을 횡단할 수 있고, 드레인 금속화부분(349)은 상기 백 게이트(337)를 횡단할 수 있고, 드레인 금속화 부분(349)은 상기 백 게이트(337)을 횡단할 수 있다. 이러한 도면에는 기판 접속이 도시되어 있지않다.
적절한 마스크를 부가적으로 변경하는 경우에, 또한 상기 기술한 BiCMOS 공정은 고정단계를 부가하지 않고서도 동일한 반도체 기판상에 N-채널 및 P-채널 JFET를 제조하는데 사용될 수 있다.

Claims (34)

  1. 제1 금속 산화물 반도체 트랜지스터 및 상기 제1 금속 산화물 반도체와 반대의 채널 도전성을 갖는 제2 금속 산화물 반도체 트랜지스터의 요소를 제조함과 동시에, 접합 전계 효과 트랜지스터 요소를 제조하는 방법으로서, 상기 트랜지스터 각각은 소오스, 드레인, 게이트 및 채널 영역을 갖는 방법에 있어서,
    (a) 제1 도전성을 지니며,
    (ⅰ) 일부가 제2 금속 산화물 반도체 트랜지스터(3)의 채널 영역을 형성하는 제1 부분, 및
    (ⅱ) 상기 제1 도전성과 반대인 제2 도전성의 MOS 채널 웰 영역(13)으로서, 제1 금속 산화물 반도체 트랜지스터(1)의 채널 영역을 형성하는 MOS 채널 웰 영역(13)을 포함하는 제2 부분을 포함하는 반도체 재료 기판(2)을 제공하는 단계;
    (b) 상기 제 2 금속 산화물 반도체 트랜지스터의 소오스 및 드레인을 형성하도록 상기 기판의 제1 부분내의 제1 선택 영역(31,33) 내로, 그리고, 접합 전계 효과 트랜지스터(5)의 소오스 및 드레인을 각각 형성하도록 상기 기판의 제1 부분 내의 제2 선택 영역(35) 및 제3 선택 영역(37) 내로, 상기 제1 선택 영역, 상기 제2 선택 영역 및 상기 제3 선택 영역이 제2 도전성이 되도록 불순물을 도입시키는 단계;
    (c) 상기 접합 전계 효과 트랜지스터의 채널 영역을 형성하도록 상기 제3 선택 영역과 실질적으로 접해있는 제4 선택 영역(19) 내로, 상기 제4 선택 영역이 제2 도전성이 되도록 불순물을 도입시키는 단계; 및
    (d) 상기 제1 금속 산화물 반도체 트랜지스터의 소오스 및 드레인을 형성하도록 상기 MOS 채널 웰 영역에 내의 제5 선택 영역(39,41) 내로, 그리고, 상기 접합 전계 효과 트랜지스터의 게이트를 형성하도록 상기 제2 선택 영역 및 상기 제3 선택 영역사이의 제6 선택 영역(43) 내로, 상기 제5 선택 영역 및 상기 제6 선택 영역이 제1 도전성이 되도록 불순물을 도입시키는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 반도체 재료의 기판을 제공하는 단계에서, MOS 채널 웰 영역(13)은 제1 MOS 채널 웰 영역이고, 기판의 제1 부분은 제1 도전성의 제2 MOS 채널 웰 영역(14)을 포함하고, 상기 제2 MOS 채널 웰 영역은 제2 MOS 트랜지스터의 채널 영역을 형성하고, 기판의 제1 부분의 제1 선택 영역 및 기판의 제1 부분의 제2 선택 영역 및 제3 선택 영역 내로 불순물을 도입시키는 단계에서, 상기 불순물이 제2 MOS 트랜지스터의 소오스 및 드레인을 형성하도록 제2 MOS 채널 웰 영역의 제1 선택 영역 내로 도입되는 것을 특징으로 하는 제조 방법.
  3. 제1항 또는 제2항에 있어서, 기판(2)은 도전성을 가지며, 접합 전계 효과 트랜지스터의 채널 영역(19)은 도전성을 가지며, 상기 채널 영역의 도전율은 기판의 도전율보다 약 100배가 더 크며, 접합 전계 효과 트랜지스터의 게이트(43)는 도전성을 가지며, 게이트의 도전율은 채널 영역의 도전율보다 약 100 배가 더 큰 것을 특징으로 하는 제조 방법.
  4. 제1항 또는 제2항에 있어서, 제1 MOS 트랜지스터(1)는 P-채널 MOS 트랜지스터이고, 제2 MOS 트랜지스터(3)는 N-채널 MOS 트랜지스터이며, 접합 전계 효과 트랜지스터(5)는 N-채널 접합 전계 효과 트랜지스터인 것을 특징으로 하는 제조 방법.
  5. 제1항 또는 제2항에 있어서, 기판의 제1 부분의 제1 선택 영역 및 기판의 제1 부분 내의 제2 선택 영역과 제3 선택 영역 내로 불순물을 도입시키는 단계는, 기판 접점을 형성하도록 제3 선택 영역을 둘러싸는 제7 선택 영역(45) 내로, 상기 제7 선택 영역이 제1 도전성이 되도록 불순물을 도입시키는 단계를 부가적으로 포함하는 것을 특징으로 하는 제조 방법.
  6. 제1항 또는 제2항에 있어서, 반도체 재료는 실리콘인 것을 특징으로 하는 제조 방법.
  7. 제1 금속 산화물 반도체 트랜지스터 및 제1 금속 산화물 반도체 트랜지스터와는 반대되는 제2 유형의 채널 도전성을 갖는 제2 금속 산화물 반도체 트랜지스터의 요소를 제조함과 동시에, 접합 전계 효과 트랜지스터의 요소를 제조하는 방법으로서, 상기 금속 산화물 반도체 트랜지스터 각각은 소오스, 드레인, 게이트 및 채널 영역을 지니며, 접합 전계 효과 트랜지스터는 부가적으로 백 게이트를 지니는 제조 방법에 있어서,
    (a) 제1 도전성을 지니며, (ⅰ) 일부가 제2 금속 산화물 반도체 트랜지스터(3)의 채널 영역을 형성하는 제1 부분 및, (ⅱ) 제2 부분을 포함하는 반도체 재료의 기판(2)을 제공하는 단계;
    (b) 제1 금속 산화물 반도체 트랜지스터(1)의 채널 영역을 형성하기 위한 기판의 제2 부분 내의 MOS 채널 웰 영역(13), 및 접합 전계 효과 트랜지스터(7)의 백 게이트를 형성하기 위한 기판의 제2 부분 내의 JFET 웰 영역(47) 내로, 상기 MOS 채널 웰 영역 및 JFET 웰 영역이 제1 도전성과는 반대인 제2 도전성이 되도록 불순물을 도입하는 단계;
    (c) 제2 금속 산화물 반도체 트랜지스터의 소오스 및 드레인을 형성하기 위한 기판의 제1 부분 내의 제1 선택 영역(31,33) 및 접합 전계 효과 트랜지스터의 게이트를 형성하기 위한 JFET 웰 영역 내의 제2 선택 영역(51) 내로, 상기 제1 선택 영역 및 제2 선택 영역이 제2 도전성이 되도록, 불순물을 도입하는 단계;
    (d) 접합 전계 효과 트랜지스터의 채널 영역을 형성하도록 JFET 웰 영역 내의 제3 선택 영역(50) 내로, 상기 제3 선택 영역이 제1 도전성이 되도록 불순물을 도입하는 단계; 및
    (e) 제1 금속 산화물 반도체 트랜지스터의 소오스 및 드레인을 형성하기 위한 MOS 채널 웰 영역 내의 제4 선택 영역(39,41) 및 접합 전계 효과 트랜지스터의 소오스 및 드레인을 각각 형성하기 위하여 제2 선택 영역에 인접하고 있는 제3 선택 영역 내의 제5 선택 영역(55) 및 제6 선택 영역(57) 내로, 상기 제4 선택 영역, 제5 선택 영역 및 제6 선택 영역이 제1 도전성이 되도록 불순물을 도입하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  8. 제7항에 있어서, 기판의 제2 부분 내의 MOS 채널 웰 영역 및 기판의 제2 부분 내의 JFET 웰 영역 내로 불순물을 도입시키는 단계에서, 상기 불순물은 제1 MOS 채널 웰 영역(13)으로 도입되고; 상기 방법은 제2 금속 산화물 반도체 트랜지스터의 채널 영역을 형성하기 위한 기판의 제1 부분 내의 제2 MOS 채널 웰 영역(14) 내로, 상기 제2 MOS 채널 웰 영역이 제1 도전성이 되도록 불순물을 도입시키는 단계를 부가적으로 포함하고; 기판의 제1 부분 내의 제1 선택 영역 및 JFET 웰 영역 내의 제2 선택 영역 내로 불순물을 도입시키는 단계에서, 상기 불순물은 제2 MOS 트랜지스터의 소오스 및 드레인을 형성하기 위한 제2 MOS 채널 웰 영역 내의 제1 선택 영역 내로 도입되는 것을 특징으로 하는 제조 방법.
  9. 제7항 또는 제8항에 있어서, 기판(2)이 도전성을 가지며, 접합 전계 효과 트랜지스터의 채널 영역(50)이 도전성을 가지며, 상기 채널 영역의 도전율은 기판의 도전율보다 약 100배가 더 크며, 접합 전계 효과 트랜지스터의 게이트(51)가 도전성을 가지며, 상기 게이트의 도전율은 채널 영역의 도전율보다 약 100배가 더 큰 것을 특징으로 하는 제조 방법.
  10. 제7항 또는 제8항에 있어서, 제1 MOS 트랜지스터(1)는 P-채널 MOS 트랜지스터이고, 제2 MOS 트랜지스터(3)는 N-채널 MOS 트랜지스터이며, 접합 전계 효과 트랜지스터(7)는 P-채널 접합 전계 효과 트랜지스터인 것을 특징으로 하는 제조 방법.
  11. 제7항 또는 제8항에 있어서, 제4 선택 영역 및 제5 선택 영역과 제6 선택 영역 내로 불순물을 도입시키는 단계는 기판 접점을 형성하기 위한 JFET 웰 영역 외부의 제7 선택 영역(59) 내로, 상기 제7 선택 영역이 제1 도전성이 되도옥 불순물을 도입시키는 단계를 부가적으로 포함하는 것을 특징으로 하는 제조 방법.
  12. 제7항 또는 제8항에 있어서, 제1 선택 영역 및 JFET 웰 영역 내의 제2 선택 영역 내로 불순물을 도입시키는 단계는 백 게이트 접속을 형성하기 위한 제3 선택 영역 외부의 JFET 웰 영역 내 제8 선택 영역(53) 내로, 상기 제8 선택 영역이 제2 도전성이 되도록 불순물을 도입시키는 단계를 부가적으로 포함하는 것을 특징으로하는 제조 방법.
  13. 제12항에 있어서, 제4 선택 영역 및 제5 선택 영역과 제6 선택 영역 내로 불순물을 도입시키는 단계는 기판 접점을 형성하기 위하여 JFET 웰 영역의 외부에서 제8 선택 영역을 둘러싸는 제7 선택 영역(59) 내로, 상기 제7 선택 영역이 제1 도전성이 되도록 불순물을 도입하는 단계를 부가적으로 포함하는 것을 특징으로 하는 제조 방법.
  14. 제7항에 있어서, 상기 제조 방법은 제1 접합 전계 효과 트랜지스터의 요소를 제조하기 위한 것이고 부가적으로 제1 접합 전계 효과 트랜지스터와는 반대 극성을 지니는 제2 접합 전계 효과 트랜지스터의 요소를 제조하는 것이며, 상기 제2 접합 전계 효과 트랜지스터는 소오스, 드레인, 게이트 및 채널 영역을 구비하며, 기판의 제1 부분 내의 제1 선택 영역 및 JFET 웰 영역 내의 제2 선택 영역(51) 내로 불순물을 도입하는 단계는 제1 접합 전계 효과 트랜지스터(7)의 게이트를 형성하고, 상기 단계는 제2 접합 전계 효과 트랜지스터(5)의 소오스 및 드레인을 각각 형성하기 위하여 기판의 제1 부분 내의 제9 선택 영역(35) 및 제10 선택 영역(37) 내로, 상기 제9 선택 영역 및 제10 선택 영역이 제2 도전성이 되도록 불순물을 도입하는 단계를 부가적으로 포함하며;
    접합 전계 효과 트랜지스터의 채널 영역을 형성하기 위하여 JFET 웰 영역 내의 제3 선택 영역(50) 내로 불순물을 도입하는 단계는 제1 접합 전계 효과 트랜지스터의 채널 영역을 형성하고, 상기 단계는 제2 접합 전계 효과 트랜지스터를 형성하기 위하여 제10 선택 영역가 실질적으로 접해 있는 기판의 제1 부분 내의 제11 선택 영역(19) 내로, 상기 제11 선택 영역이 제2 도전성이 되도록 불순물을 도입하는 단계를 부가적으로 포함하며;
    MOS 채널 웰 영역 내의 제4 선택 영역 및 JFET 웰 영역 내의 제3 선택 영역 내의 제5 선택 영역(55) 및 제6 선택 영역(57) 내로 불순물을 도입하는 단계는 각각 제1 접합 전계 효과 트랜지스터의 소오스 및 드레인을 형성하고, 상기 단계는 제2 접합 전계 효과 트랜지스터의 게이트를 형성하기 위하여 제9 선택 영역 및 제10 선택 영역 사이의 제12 선택 영역(43) 내로, 상기 제12 선택 영역이 제1 도전성이 되도록 불순물을 도입하는 단계를 부가적으로 포함하는 것을 특징으로 하는 제조 방법.
  15. 제14항에 있어서, 기판의 제2 부분 내의 MOS 채널 웰 영역 및 기판의 제2 부분 내의 JFET 웰 영역 내로 불순물을 도입하는 단계에서, 상기 불순물은 제1 MOS 채널 웰 영역(13) 내로 도입되고, 상기 방법은 제2 금속 산화물 반도체 트랜지스터의 채널 영역을 형성하기 위한 기판의 제1 부분 내의 제2 MOS 채널 웰 영역(14) 내로, 상기 제2 MOS 채널 웰 영역이 제1 도전성이 되도록 불순물을 도입하는 단계를 부가적으로 포함하고, 기판의 제1 부분의 제1 선택 영역, JFET 웰 영역 내의 제2 선택 영역 및 기판의 제1 부분의 제9 선택 영역과 제10 선택 영역 내로 불순물을 도입하는 단계에서, 상기 불순물은 제2 MOS 트랜지스터의 소오스 및 드레인을 형성하기 위한 제2 MOS 채널 웰 영역 내의 제1 선택 영역 내로 도입되는 것을 특징으로 하는 제조 방법.
  16. 제7항, 제8항, 제14항 또는 제15항에 있어서, 반도체 재료는 실리콘인 것을 특징으로 하는 제조 방법.
  17. 각각 소오스, 드레인, 게이트 및 채널 영역을 지니는 제1 금속 산화물 반도체 트랜지스터와, 제1 금속 산화물 반도체 트랜지스터와는 반대의 채널 도전성을 지니는 제2 금속 산화물 반도체 트랜지스터, 그리고, 콜렉터, 베이스 및 에미터를 지니는 바이폴라 트랜지스터의 요소를 제조함과 동시에, 소오스, 드레인, 게이트 및 채널 영역을 지니는 접합 전계 효과 트랜지스터의 요소를 제조하는 방법에 있어서,
    (a) 제1 도전성을 가지며, (ⅰ) 기판(69), (ⅱ) 표면 하부에 형성된 제1 도전성의 매몰층(73), (ⅲ) 표면 하부에 형성된, 제1 도전성과는 반대인 제2 도전성의 매몰층(71)을 포함하는 반도체 재료의 기판(67)을 제공하는 단계;
    (b) 바이폴라 트랜지스터(65)의 콜렉터를 형성하기 위한 제2 도전성의 매몰층 위의 기판의 콜렉터 웰 영역(79), 제1 금속 산화물 반도체 트랜지스터(61)의 채널 영역을 형성하기 위한 기판의 제1 MOS 채널 웰 영역(81) 및 접합 전계 효과 트랜지스터(111)의 채널 영역을 형성하기 위한 제1 도전성의 매몰층 위의 기판의 JFET 웰 영역(113) 내로, 상기 제1 MOS 채널 웰 영역 및 JFET 웰 영역이 제2 도전성이 되도록 불순물을 도입하는 단계
    (c) 제2 금속 산화물 반도체 트랜지스터(63)의 채널 영역을 형성하기 위한 기판의 제2 MOS 채널 웰 영역(85) 및 바이폴라 트랜지스터의 베이스를 형성하기 위한 콜렉터 웰 영역 내의 제1 선택 영역(86) 내로, 상기 제2 MOS 채널 웰 영역 및 제1 선택 영역이 제1 도전성이 되도록 불순물을 도입하는 단계;
    (d) 접합 전계 효과 트랜지스터의 소오스 및 드레인을 각각 형성하기 위한 JFET 웰 영역 내의 제2 선택 영역(117) 및 제3 선택 영역(119), 제2 금속 산화물 반도체 트랜지스터의 소오스 및 드레인을 형성하기 위한 제2 MOS 채널 웰 영역 내의 제4 선택 영역(97,99) 및 바이폴라 트랜지스터의 에미터를 형성하기 위한 제1 선택 영역 내의 제5 선택 영역(101) 내로, 상기 제2 선택 영역, 제3 선택 영역, 제4 선택 영역 및 제5 선택 영역이 제2 도전성이 되도록 불순물을 도입하는 단계; 및
    (e) 제1 금속 산화물 반도체 트랜지스터의 소오스 및 드레인을 형성하기 위한 제1 MOS 채널 웰 영역 내의 제6 선택 영역(105,107), 및 접합 전계 효과 트랜지스터의 게이트를 형성하기 위한 제2 선택 영역 및 제3 선택 영역 사이의 제7 선택 영역(121) 내로, 상기 제6 선택 영역 및 제7 선택 영역이 제1 도전성이 되도록 불순물을 도입하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  18. 제17항에 있어서, 기판(67)은 도전성을 가지며, 접합 전계 효과 트랜지스터의 채널 영역(113)은 도전성을 가지며, 상기 채널 영역의 도전율은 기판의 도전율보다 약 100배가 더 크며, 접합 전계 효과 트랜지스터의 게이트(121)는 도전성을 가지며, 상기 게이트의 도전율은 채널 영역의 도전율보다 약 100배가 더 큰 것을 특징으로 하는 제조 방법.
  19. 제17항에 있어서, 제1 MOS 트랜지스터(61)는 P-채널 MOS 트랜지스터이고, 제2 MOS 트랜지스터(63)는 N-채널 MOS 트랜지스터이며, 바이폴라 트랜지스터(65)는 NPN 바이폴라 트랜지스터이고, 접합 전계 효과 트랜지스터(111)는 N-채널 접합 전계 효과 트랜지스터인 것을 특징으로 하는 제조 방법.
  20. 제17항에 있어서, 제6 선택 영역 및 제7 선택 영역 내로 불순물을 도입하는 단계는 기판 접점을 형성하기 위하여 제7 선택 영역을 둘러싸는 제8 선택 영역(123) 내로, 상기 제8 선택 영역이 제1 도전성이 되도록 불순물을 도입하는 단계를 부가적으로 포함하는 것을 특징으로 하는 제조 방법.
  21. 제17항에 있어서, 상기 제조 방법은 제1 바이폴라 트랜지스터의 요소를 제조하기 위한 것이고, 상기 방법은 상기 제1 바이폴라 트랜지스터와는 반대의 극성을 지니고 콜렉터, 베이스 및 에미터를 지니는 제2 바이폴라 트랜지스터의 요소를 부가적으로 제조하기 위한 것이며, 기판의 콜렉터 웰 영역, 기판의 제1 MOS 채널 웰 영역 및 JFET 웰 영역 내로 불순물을 도입하는 단계에서, 상기 불순물는 제1 바이폴라 트랜지스터의 콜렉터를 형성하기 위한 제1 콜렉터 웰 영역(79) 내로 도입되고, 기판의 제2 MOS 채널 웰 영역 및 제1 선택 영역 내로 불순물을 도입하는 단계는 제1 바이폴라 트랜지스터의 베이스(86)를 형성하고, 상기 단계는 제2 바이폴라 트랜지스터의 콜렉터를 형성하기 위한 제1 도전성의 매몰층 위의 제2 콜렉터 웰 영역(83) 내로, 상기 제2 콜렉터 웰 영역이 제1 도전성이 되도록 불순물을 도입하는 단계를 부가적으로 포함하며; JFET 웰 영역 내의 제2 선택 영역 및 제3 선택 영역, 제2 MOS 채널 웰 영역 내의 제4 선택 영역, 및 제1 선택 영역 내의 제5 선택 영역 내로 불순물을 도입하는 단계는 제1 바이폴라 트랜지스터의 에미터(101)를 형성하고, 상기 단계는 제2 바이폴라 트랜지스터의 베이스를 형성하기 위하여 제2 콜렉터 웰 영역 내의 제9 선택 영역(103) 내로, 상기 제9 선택 영역이 제2 도전성이 되도록 불순물을 도입하는 단계를 부가적으로 포함하며; 제6 선택 영역 및 제7 선택 영역 내로 불순물을 도입하는 단계는 제2 바이폴라 틀랜지스터의 에미터를 형성하기 위하여 제9 선택 영역 내의 제10 선택 영역(109) 내로, 상기 제10 선택 영역이 제1 도전성이 되도록 불순물을 도입하는 단계를 부가적으로 포함하는 것을 특징으로 하는 제조 방법.
  22. 제17항에 있어서, 상기 제조 방법은 제1 접합 전계 효과 트랜지스터의 요소를 제조하기 위한 것이고, 상기 방법은 제1 접합 전계 효과 트랜지스터와 반대 극성을 지니고, 소오스, 드레인, 상측 게이트, 백 게이트 및 채널 영역을 지니는 제2 접합 전계 효과 트랜지스터의 요소를 부가적으로 제조하기 위한 것이며, 반도체 재료의 기판을 제공하는 단계에서, 제2 도전성의 매몰층은 제2 도전성의 제1 매몰층(71)이고, 기판은 표면 하부에 형성된 제2 도전성의 제2 매몰층(129)을 부가적으로 포함하며; 기판의 콜렉터 웰 영역, 기판의 제1 MOS 채널 웰 영역 및 기판의 JFET 웰 영역 내로 불순물을 도입하는 단계에서, 상기 불순물은 제1 접합 전계 효과 트랜지스터(111)의 채널 영역(113)을 형성하도록 제1 JFET 웰 영역 내로 도입되고, 기판의 제2 MOS 채널 웰 영역 및 콜렉터 웰 영역 내의 제1 선택 영역 내로 불순물을 도입하는 단계는 제2 접합 전계 효과 트랜지스터(127)의 채널 영역을 형성하기 위하여 제2 도전성의 제2 매몰층 위의 제2 JFET 웰 영역(133) 내로, 상기 제2 JFET 웰 영역이 제1 도전성이 되도록 불순물을 도입하는 단계를 부가적으로 포함하고, 제1 JFET 웰 영역 내의 제2 선택 영역 및 제3 선택 영역, 제2 MOS 채널 웰 여역 내의 제4 선택 영역 및 제5 선택 영역 내로 불순물을 도입하는 단계는 제 1 접합 전계 효과 트랜지스터의 소오스 및 드레인을 각각 형성하고, 상기 단계는 제2 접합 전계 효과 트랜지스터의 게이트를 형성하도록 제 2 JFET 웰 영역(133) 내의 제11 선택 영역(137) 내로, 상기 제11 선택 영역이 제2 도전성이 되도록 불순물을 도입하는 단계를 부가적으로 포함하며; 제1 MOS 채널 웰 영역 내의 제6 선택 영역, 및 제2 선택 영역과 제3 선택 영역 사이의 제7 선택 영역 내로 불순물을 도입하는 단계는 제1 접합 전계 효과 트랜지스터의 게이트를 형성하고, 상기 단계는 제2 접합 전계 효과 트랜지스터의 소오스 및 드레인을 각각 형성하기 위하여 제11 선택 영역에 인접하고 있는 제12 선택 영역(14) 및 제13 선택 영역(143) 내로, 상기 제12 선택 영역 및 제13 선택 영역이 제1 도전성이 되도록 불순물을 도입하는 단계를 부가적으로 포함하는 것을 특징으로 하는 제조 방법.
  23. 제17항, 제21항 또는 제22항에 있어서, 반도체 재료는 실리콘인 것을 특징으로 하는 제조 방법
  24. 제17항, 제21항 또는 제22항에 있어서, 반도체 재료의 기판을 제공하는 단계에서, 기판은 표면 하부에 형성된 제2 도전성의 부가적 매몰층(72)을 포함하고, 제1 MOS 채널 웰(81)은 제2 도전성의 부가적 매몰층 위에 형성되고, 제2 MOS 채널 웰(85)은 제1 도전성의 매몰층(73) 위에 형성되는 것을 특징으로 하는 제조 방법.
  25. 각각이 소오스, 드레인, 게이트 및 채널 영역을 구비하는, 제1 금속 산화물 반도체 트랜지스터와, 제1 금속 산화물 반도체 트랜지스터와는 반대의 채널 도전성을 지니는 제2 금속 산화물 반도체 트랜지스터, 그리고, 콜렉터, 베이스 및 에미터를 지니는 바이폴라 트랜지스터의 요소를 제조함과 동시에, 소오스, 드레인, 상측 게이트, 백 게이트 및 채널 영역을 지니는 접합 전계 효과 트랜지스터의 요소를 제조하는 방법에 있어서,
    (a) 제1 도전성을 지니며, (ⅰ) 표면(69), (ⅱ) 표면 하부에 형성된, 제1 도전성과 반대인 제2 도전성의 제1 매몰층(71), (ⅲ) 표면 하부에 형성된 제2 도전성의 제2 매몰층(129)으로서, 상기 제2 매몰층의 적어도 일부는 접합 전계 효과 트랜지스터(127)의 백 게이트를 형성하는 제2 매몰층(129), (ⅳ) 제2 도전성의 제1 매몰층 위의, 바이폴라 트랜지스터(65)의 콜렉터를 형성하는 제2 도전성의 콜렉터 웰 영역(78), 및 (ⅴ) 제1 금속 산화물 반도체 트랜지스터(61)의 채널 영역을 형성하는 제2 도전성의 제1 MOS 채널 웰 영역(81)을 포함하는 반도체 재료의 기판(67)을 제공하는 단계;
    (b) 접합 전계 효과 트랜지스터의 채널 영역을 형성하기 위한 제2 도전성의 제2 매몰층 위의 기판의 JFET 웰 영역(133), 제2 금속 산화물 반도체 트랜지스터(63)의 채널 영역을 형성하기 위한 기판의 제2 MOS 채널 웰 영역(85) 및 접합 트랜지스터의 베이스를 형성하기 위한 콜렉터 웰 영역 내의 제1 선택 영역(86) 내로, 상기 JFET 웰 영역, 제2 MOS 채널 웰 영역 및 제1 선택 영역이 제1 도전성이 되도록 불순물을 도입하는 단계;
    (c) 접합 전계 효과 트랜지스터의 상측 게이트를 형성하기 위한 JFET 웰 영역 내의 제2 선택 영역(137), 제2 금속 산화물 반도체 트랜지스터의 소오스 및 드레인을 형성하기 위한 제2 MOS 채널 웰 영역 내의 제3 선택 영역(97,99) 및 바이폴라 트랜지스터의 에미터를 형성하기 위한 제1 선택 영역 내의 제4 선택 영역(101) 내로, 상기 제2 선택 영역, 제3 선택 영역 및 제4 선택 영역이 제2 도전성이 되도록 불순물을 도입하는 단계; 및
    (d) 제1 금속 산화물 반도체 트랜지스터의 소오스 및 드레인을 형성하기 위한 제1 MOS 채널 웰 영역 내의 제5 선택 영역(105,107), 접합 전계 효과 트랜지스터의 소오스 및 드레인을 각각 형성하기 위한 제2 선택 영역에 인접하고 있는 제6 선택 영역(141) 및 제7 선택 영역(143) 내로, 상기 제5 선택 영역, 제6 선택 영역 및 제7 선택 영역이 제1 도전성이 되도록 불순물을 도입하는 단계를 포함하는 것을 특징으로 하는 제조 방버.
  26. 제25항에 있어서, 기판(67)은 도전성을 가지며, 접합 전계 효과 트랜지스터의 채널 영역(133)은 도전성을 가지며, 상기 채널 영역의 도전율은 기판의 도전율보다 약 100배가 더 크며, 접합 전계 효과 트랜지스터의 게이트(137)는 도전성을 가지며, 상기 게이트의 도전율은 상기 채널 영역의 도전율보다 약 100배가 더 큰 것을 특징으로 하는 제조 방법.
  27. 제25항에 있어서, 제1 MOS 트랜지스터(61)는 P-채널 MOS 트랜지스터이고, 제2 MOS 트랜지스터(63)는 N-채널 MOS 트랜지스터이며, 바이폴라 트랜지스터(65)는 NPN 트랜지스터이고, 접합 전계 효과 트랜지스터(127)는 P-채널 접합 전계 효과 트랜지스터인 것을 특징으로 하는 제조 방법.
  28. 제25항에 있어서, 제2 선택 영역, 제3 선택 영역 및 제4 선택 영역 내로 불순물을 도입하는 단계는 백 게이트 접점을 형성하기 위하여 제2 선택 영역 외부의 제8 선택 영역(139) 내로, 상기 제8 선택 영역이 제2 도전성이 되도록 불순물을 도입하는 단계를 부가적으로 포함하는 것을 특징으로 하는 제조 방법.
  29. 제25항에 있어서, 반도체 재료의 기판을 제공하는 단계에서, 상기 기판은 제2 도전성의 제2 매몰층(129) 위에, 그리고 제2 도전성의 제2 매몰층(129)과 접촉하는 분리링(131)을 포함하고, 기판의 JFET 웰 영역 내로 불순물을 도입하는 단계에서, JFET 웰 영역은 실질적으로 분리링과 접해 있는 것을 특징으로 하는 제조 방법.
  30. 제29항에 있어서, 제2 선택 영역, 제3 선택 영역 및 제4 선택 영역 내로 불순물을 도입하는 단계는 백 게이트 접점을 형성하기 위하여 분리링 내의 제8 선택 영역(139) 상으로, 상기 제8 선택 영역이 제2 도전성이 되도록 불순물을 도입하는 단계를 부가적으로 포함하는 것을 특징으로 하는 제조 방법.
  31. 제25항에 있어서, 제5 선택 영역, 제6 선택 영역 및 제7 선택 영역 내로 불순물을 도입하는 단계는 기판 접점을 형성하기 위하여 제7 선택 영역 외부의 기판내의 제9 선택 영역(145) 내로, 상기 제9 선택 영역이 제1 도전성이 되도록 불순물을 도입하는 단계를 부가적으로 포함하는 것을 특징으로 하는 제조 방법.
  32. 제25항에 있어서, 상기 제조 방법은 제1 바이폴라 트랜지스터의 요소를 제조하기 위한 것이고, 상기 방법은 부가적으로 제1 바이폴라 트랜지스터와 반대 극성을 지니고 콜렉터, 베이스 및 에미터를 지니는 제2 바이폴라 트랜지스터의 요소를 제조하기 위한 것이며, 반도체 재료의 기판을 제공하는 단계에서, 상기 기판은 표면 하부에 형성된 제1 도전성의 매몰층을 포함하고, 상기 콜렉터 웰 영역은 제1 바이폴라 트랜지스터(65)의 콜렉터를 형성하는 제1 콜렉터 웰 영역(79)이며, 기판의 JFET 웰 영역, 기판의 제2 MOS 채널 웰 영역, 및 제1 콜렉터 웰 영역 내의 제1 선택 영역 내로 불순물을 도입하는 단계는 제1 바이폴라 트랜지스터의 베이스(86)를 형성하고, 상기 단계는 제2 바이폴라 트랜지스터(66)의 콜렉터를 형성하기 위하여 기판내의 제2 콜렉터 웰 영역(83)내로, 상기 제2 콜렉터 웰 영역이 제1 도전성이 되도록 불순물을 도입하는 단계를 부가적으로 포함하며, JFET 웰 영역내의 제2 선택 영역, 제2 MOS 채널 웰 영역내의 제3 선택 영역 및 제1 선택 영역내의 제4 선택 영역 내로 불순물을 도입하는 단계는 제1 바이폴라 트랜지스터의 에미터(101)를 형성하고, 상기 단계는 제2 바이폴라 트랜지스터의 베이스를 형성하기 위하여 제2 콜렉터 웰 영역내의 제10 선택 영역(103) 내로, 상기 제10 선택 영역이 제2 도전성이 되도록 불순물을 도입하는 단계를 부가적으로 포함하며; 제1 MOS 채널 웰 영역내의 제5 선택 영역 및 제6 선택 영역과 제7 선택 영역 내로 불순물을 도입하는 단계는 제2 바이폴라 트랜지스터의 에미터(109)를 형성하기 위하여 제11 선택 영역 내로, 상기 제11 선택 영역이 제1 도전성이 되도록 불순물을 도입하는 단계를 부가적으로 포함하는 것을 특징으로 하는 제조 방법.
  33. 제25항에 있어서, 반도체 재료의 기판을 제공하는 단계에서, 상기 기판은 표면 하부에 형성된 제1 도전성의 매몰층(73); 및 표면 하부에 형성된 제2 도전성의 부가적 매몰층(72)을 포함하고, 제1 MOS 채널 웰(81)은 제2 도전성의 부가적 매몰층 위에 형성되고, 제2 MOS 채널 웰은 제1 도전성의 매몰층 위에 형성되는 것을 특징으로 하는 제조 방법.
  34. 제25항 또는 제32항에 있어서, 반도체 재료는 실리콘인 것을 특징으로 하는 제조 방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0686305A1 (en) * 1993-02-25 1995-12-13 National Semiconductor Corporation Fabrication process for cmos device with jfet
US5356822A (en) * 1994-01-21 1994-10-18 Alliedsignal Inc. Method for making all complementary BiCDMOS devices
US5618688A (en) * 1994-02-22 1997-04-08 Motorola, Inc. Method of forming a monolithic semiconductor integrated circuit having an N-channel JFET
DE19523536A1 (de) * 1994-07-12 1996-01-18 Siemens Ag Verfahren zur Herstellung von MOS-Transistoren und Bipolartransistoren auf einer Halbleiterscheibe
US5652153A (en) * 1994-07-22 1997-07-29 Harris Corporation Method of making JFET structures for semiconductor devices with complementary bipolar transistors
US5670393A (en) * 1995-07-12 1997-09-23 Lsi Logic Corporation Method of making combined metal oxide semiconductor and junction field effect transistor device
US5543643A (en) * 1995-07-13 1996-08-06 Lsi Logic Corporation Combined JFET and MOS transistor device, circuit
US5753956A (en) * 1996-01-11 1998-05-19 Micron Technology, Inc. Semiconductor processing methods of forming complementary metal oxide semiconductor memory and other circuitry, and memory and other circuitry
US6096610A (en) * 1996-03-29 2000-08-01 Intel Corporation Transistor suitable for high voltage circuit
US6057184A (en) * 1997-03-21 2000-05-02 International Business Machines Corporation Semiconductor device fabrication method using connecting implants
EP0907208B1 (en) * 1997-10-02 2002-12-18 Istituto Trentino Di Cultura Process of producing a JFET device
FR2776832B1 (fr) * 1998-03-31 2000-06-16 Sgs Thomson Microelectronics Procede de fabrication de transistors jfet
US6849491B2 (en) 2001-09-28 2005-02-01 Dalsa Semiconductor Inc. Method of making high-voltage bipolar/CMOS/DMOS (BCD) devices
US6861303B2 (en) * 2003-05-09 2005-03-01 Texas Instruments Incorporated JFET structure for integrated circuit and fabrication method
US7569873B2 (en) * 2005-10-28 2009-08-04 Dsm Solutions, Inc. Integrated circuit using complementary junction field effect transistor and MOS transistor in silicon and silicon alloys
US7670888B2 (en) * 2007-04-11 2010-03-02 Texas Instruments Incorporated Low noise JFET
US8927357B2 (en) 2011-11-11 2015-01-06 International Business Machines Corporation Junction field-effect transistor with raised source and drain regions formed by selective epitaxy
US9035363B2 (en) 2012-02-21 2015-05-19 Robert Newton Rountree JFET ESD protection circuit for low voltage applications
US8866200B2 (en) * 2012-02-21 2014-10-21 Robert Newton Rountree JFET ESD protection circuit for low voltage applications
FR3048288B1 (fr) * 2016-02-25 2018-03-23 Stmicroelectronics (Crolles 2) Sas Detecteur electronique integre de variations de potentiel a haute sensibilite

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4403395A (en) * 1979-02-15 1983-09-13 Texas Instruments Incorporated Monolithic integration of logic, control and high voltage interface circuitry

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2753704C2 (de) * 1977-12-02 1986-11-06 Bernd Prof. Dr. rer.nat 5841 Holzen Höfflinger Verfahren zum gleichzeitigen Herstellen von mittels Feldoxid isolierten CMOS-Schaltungsanordnungen und Bipolartransistoren
US4325180A (en) * 1979-02-15 1982-04-20 Texas Instruments Incorporated Process for monolithic integration of logic, control, and high voltage interface circuitry
US4412238A (en) * 1980-05-27 1983-10-25 National Semiconductor Corporation Simplified BIFET structure
US4373253A (en) * 1981-04-13 1983-02-15 National Semiconductor Corporation Integrated CMOS process with JFET
JPS6064475A (ja) * 1983-09-19 1985-04-13 Fujitsu Ltd 電界効果半導体装置
JPS60258948A (ja) * 1984-06-05 1985-12-20 Clarion Co Ltd コンプリメンタリ−ジヤンクシヨン型ｆｅｔを含む集積回路
JPS6185855A (ja) * 1984-10-04 1986-05-01 Nec Corp 半導体集積回路
IT1201856B (it) * 1986-11-10 1989-02-02 Microelettronica Spa Integrazione monolitica di transistori vdmos di poternza isolati ad alta prestazione e di transistori mos a canale p per alta tensione assieme a transistori csmo, npn, pnp e diodi a bassa perdita
JPS63292666A (ja) * 1987-05-25 1988-11-29 Nec Corp 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4403395A (en) * 1979-02-15 1983-09-13 Texas Instruments Incorporated Monolithic integration of logic, control and high voltage interface circuitry

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