JPS6185855A - 半導体集積回路 - Google Patents
半導体集積回路Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ回路とディジタル回路が混在した半導
体集積回路に適した、相補型ＭＩＳトランジスタ（相補
型絶縁ゲートＴｉ界効果トランジスタ）と接合量電界効
果トランジスタとが共存してなる半導体集積回路に関す
る。
体集積回路に適した、相補型ＭＩＳトランジスタ（相補
型絶縁ゲートＴｉ界効果トランジスタ）と接合量電界効
果トランジスタとが共存してなる半導体集積回路に関す
る。
第６図及び第７図は、アナログ回路とディジアナ回路が
混在する従来の半導体集積回路の要部金示す回路図で、
そのアナログ入力段の回路を示す。
混在する従来の半導体集積回路の要部金示す回路図で、
そのアナログ入力段の回路を示す。
第６図ｉ１Ｐチャンネルエンノ・ンスメ／）ＷＭＩＳト
ランジスタＰＩ 、Ｐｆｉ、ＪＩＧ ７図はＮチャンネ
ルエンハンスメント型ＭＩｆ９）ランジスタＮ−，Ｎ４
が使用されている。第６図及び第７図において、１は電
源ＶＤＤ端子、２．２’は定電流源、３は入力端子、４
は帰還端子、５拡電源Ｖｓｓ ｎＡ子である。
ランジスタＰＩ 、Ｐｆｉ、ＪＩＧ ７図はＮチャンネ
ルエンハンスメント型ＭＩｆ９）ランジスタＮ−，Ｎ４
が使用されている。第６図及び第７図において、１は電
源ＶＤＤ端子、２．２’は定電流源、３は入力端子、４
は帰還端子、５拡電源Ｖｓｓ ｎＡ子である。
ところで、これらの従来例の回路に使用されるＭＩＤ）
？ンジスタの雑音が大きいため、これらの回路を用いた
従来の半導体集積回路の雑音特性は、第５図の曲１ｉ１
０１に示すように非常に大きいので、特に低雑音、高精
度を要求する回路では問題になる。
？ンジスタの雑音が大きいため、これらの回路を用いた
従来の半導体集積回路の雑音特性は、第５図の曲１ｉ１
０１に示すように非常に大きいので、特に低雑音、高精
度を要求する回路では問題になる。
従って、本発明の目的は、イオン注入技術とエピタキシ
ャル技術を用いることによシ、アナログ・ディジタル混
在回路に適した低雑音特性を有する半導体集積回路を提
供子ることにある。
ャル技術を用いることによシ、アナログ・ディジタル混
在回路に適した低雑音特性を有する半導体集積回路を提
供子ることにある。
本第１の発明の半導体集積回路は、Ｐ型のサブストレー
ト上にＮ型のエピタキシャル層を構成し、該エピタキシ
ャル層をＰ型の絶縁領域で分離することＫより、第１．
第２のエピタキシャル領域を形成し、該第１及び第２の
エピタキシャル層と前記サブストレート間に高濃度のＮ
型の埋込領域をそれぞれ形成し、前記第１のエピタキシ
ャル領域内に層抵抗が’ｌｋ！Ｊ１口乃至Ｉ Ｑ ｋΩ
／□のｉｆのＰウェル領域を形成し、該第１のＰウェル
領域内にＮ型のソース、ドレイン領域及び該ソース、ド
レイン領域間上に設けられたポリシリコンゲート電極を
具備することによりＮチャンネルエンハンスメント型Ｍ
ＩＳトランジスタを構成し、更に前記第１のエピタキシ
ャル領域内にＰ型のソース、ドレイン惺域を構成し、該
ソース、ドレイン領域間上にポリシリコンゲート電極を
具備することによｊ５Ｐチャンネルエンハンスメント型
ＭＩＳ）ランジスタを構成し、前記第２のエピタキシャ
ル領域内に前記第１のＰウェル領域よりも高濃就でかつ
浅い第２のＰウェル領域を形成し、該第２のＰウェル領
域内にＰ型のソース、ドレイン領域及びＮ型のゲート領
域を具備することによりＰチャンネル接合量電界効果ト
ランジスタを構成することにより、相補型ＭＩＳトラン
ジスタとＰチャンネル接合量電界効果トランジスタが同
一サブストレート上に形成されることからなっている。
ト上にＮ型のエピタキシャル層を構成し、該エピタキシ
ャル層をＰ型の絶縁領域で分離することＫより、第１．
第２のエピタキシャル領域を形成し、該第１及び第２の
エピタキシャル層と前記サブストレート間に高濃度のＮ
型の埋込領域をそれぞれ形成し、前記第１のエピタキシ
ャル領域内に層抵抗が’ｌｋ！Ｊ１口乃至Ｉ Ｑ ｋΩ
／□のｉｆのＰウェル領域を形成し、該第１のＰウェル
領域内にＮ型のソース、ドレイン領域及び該ソース、ド
レイン領域間上に設けられたポリシリコンゲート電極を
具備することによりＮチャンネルエンハンスメント型Ｍ
ＩＳトランジスタを構成し、更に前記第１のエピタキシ
ャル領域内にＰ型のソース、ドレイン惺域を構成し、該
ソース、ドレイン領域間上にポリシリコンゲート電極を
具備することによｊ５Ｐチャンネルエンハンスメント型
ＭＩＳ）ランジスタを構成し、前記第２のエピタキシャ
ル領域内に前記第１のＰウェル領域よりも高濃就でかつ
浅い第２のＰウェル領域を形成し、該第２のＰウェル領
域内にＰ型のソース、ドレイン領域及びＮ型のゲート領
域を具備することによりＰチャンネル接合量電界効果ト
ランジスタを構成することにより、相補型ＭＩＳトラン
ジスタとＰチャンネル接合量電界効果トランジスタが同
一サブストレート上に形成されることからなっている。
又、本第２の発明の半導体集積回路は、Ｐ型のサブスト
レート上にＮ型のエピタキシャル層を構成し、該エピタ
キシャル層をＰ型の絶縁領域で分離することにより、第
１．第２のエピタキシャル領域を形成し、該第１及び第
２のエピタキシャル層と前記サブストレート間に高濃度
のＮ型の埋込領域をそれぞれ形成し、前記第１のエピタ
キシャル領域内に層抵抗が２ ｋｌｊ１口乃至１０ ｋ
Ｊ７／口の第１０Ｐウエル領域を形成し、該第１のＰウ
ェル領域内にＮ型のソース、ドレイン領域及び該ソース
。
レート上にＮ型のエピタキシャル層を構成し、該エピタ
キシャル層をＰ型の絶縁領域で分離することにより、第
１．第２のエピタキシャル領域を形成し、該第１及び第
２のエピタキシャル層と前記サブストレート間に高濃度
のＮ型の埋込領域をそれぞれ形成し、前記第１のエピタ
キシャル領域内に層抵抗が２ ｋｌｊ１口乃至１０ ｋ
Ｊ７／口の第１０Ｐウエル領域を形成し、該第１のＰウ
ェル領域内にＮ型のソース、ドレイン領域及び該ソース
。
ドレイン領域間上に設けられたポリシリコンゲート電極
を具備することにより、Ｎチャンネルエンハンスメント
型ＭＩＳトランジスタを構成し、更に前記第１のエピタ
キシャル領域内にＰ型のソース、ドレイン領域を構成し
、該ソース・ドレイン領域間上にポリシリコンゲート電
極を具備することにより、Ｐチャンネルエンハンスメン
）ｆｉＭＩｓウェル領域内に第１ＯＮウエル領域を形成
し、該第１のＮウェル領域内にＮ型のソース、ドレイン
領域及びＰ型のゲート領域を具備することによりＮチャ
ンネル接合量電界効果トランジスタを構成することによ
り相補型ＭＩＳ）ランジスタとＰチャンネル接合量電界
効果トランジスタが同一サブストレート上に形成される
ことから人っている。
を具備することにより、Ｎチャンネルエンハンスメント
型ＭＩＳトランジスタを構成し、更に前記第１のエピタ
キシャル領域内にＰ型のソース、ドレイン領域を構成し
、該ソース・ドレイン領域間上にポリシリコンゲート電
極を具備することにより、Ｐチャンネルエンハンスメン
）ｆｉＭＩｓウェル領域内に第１ＯＮウエル領域を形成
し、該第１のＮウェル領域内にＮ型のソース、ドレイン
領域及びＰ型のゲート領域を具備することによりＮチャ
ンネル接合量電界効果トランジスタを構成することによ
り相補型ＭＩＳ）ランジスタとＰチャンネル接合量電界
効果トランジスタが同一サブストレート上に形成される
ことから人っている。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本第１の発明の一実施例の要部を示す模式的断
面図で、第２図はその回路図である。
面図で、第２図はその回路図である。
第１図において、４３はＰ型のサブストレートであって
、比抵抗１〜３Ω−ｃｍの基板が使用される。４２はＰ
型拡散による絶縁分離領域であって、Ｎ型のエピタキシ
ャル層を第１のエピタキシャル領域４４と第２のエピタ
キシャル領域４４′に分離する。エピタキシャル層は通
常厚さ１５μ、比抵抗５Ω−ｃｍ程度が使用される。４
５は高濃度のＮ型の埋込み領域であって、エピタキシャ
ル領域４４及び４４′にそれぞれ形成されるＭＩＳ型ト
ランジスタと、接合量電界効果トランジスタの寄生抵抗
を改善するために使用される。３４はドーズ量１〜３×
１０１ｓｉＯｎＳ／Ｃｍ！ノホロンイオン注入ニよる第
１のＰウェル領域で１深さは５〜７μである。この第１
のＰウェル領域３４内に、約４０Ω／口の層抵抗を有す
るＮ型のソース領域３２、Ｎ型のドレイン領域３３と、
このソース・ドレイン領域間上に形成されたポリシリコ
ンゲート電極２２を具備することによりＮチャンネル・
エンノ・ンスメント型Ｍ工Ｓトランジスタを形成する。
、比抵抗１〜３Ω−ｃｍの基板が使用される。４２はＰ
型拡散による絶縁分離領域であって、Ｎ型のエピタキシ
ャル層を第１のエピタキシャル領域４４と第２のエピタ
キシャル領域４４′に分離する。エピタキシャル層は通
常厚さ１５μ、比抵抗５Ω−ｃｍ程度が使用される。４
５は高濃度のＮ型の埋込み領域であって、エピタキシャ
ル領域４４及び４４′にそれぞれ形成されるＭＩＳ型ト
ランジスタと、接合量電界効果トランジスタの寄生抵抗
を改善するために使用される。３４はドーズ量１〜３×
１０１ｓｉＯｎＳ／Ｃｍ！ノホロンイオン注入ニよる第
１のＰウェル領域で１深さは５〜７μである。この第１
のＰウェル領域３４内に、約４０Ω／口の層抵抗を有す
るＮ型のソース領域３２、Ｎ型のドレイン領域３３と、
このソース・ドレイン領域間上に形成されたポリシリコ
ンゲート電極２２を具備することによりＮチャンネル・
エンノ・ンスメント型Ｍ工Ｓトランジスタを形成する。
３５．３６は層抵抗約８０Ω／口でＰチャンネルエンハ
ンスメント型ＭＩＳ）ランジスタＯＰｍのドレイン領域
及びソース領域である。２５′は所望のしきい値電圧を
得るためにイオン注入が行なわれる領域である。２５は
ポリシリコンゲート電極である。
ンスメント型ＭＩＳ）ランジスタＯＰｍのドレイン領域
及びソース領域である。２５′は所望のしきい値電圧を
得るためにイオン注入が行なわれる領域である。２５は
ポリシリコンゲート電極である。
一方、４１は接合量電界効果トランジスタを形成するた
めの第２のＰウェル領域で、第１のＰウェル領域３４よ
りも高濃度でかつ浅い領域を形成する。３８．４０はＰ
チャンネル接合型電界トランジスタのＰ型のドレイン領
域及びソース領域であシ、３９はそのＮ型のゲート領域
である。チャンネルの高さ人は、次の（１）式で示され
るＩＤ１１８電流を決定するので、ゲート領域３９及び
Ｐウェル４層を制御することにより０．７μ程度になる
ようにコントロールする。
めの第２のＰウェル領域で、第１のＰウェル領域３４よ
りも高濃度でかつ浅い領域を形成する。３８．４０はＰ
チャンネル接合型電界トランジスタのＰ型のドレイン領
域及びソース領域であシ、３９はそのＮ型のゲート領域
である。チャンネルの高さ人は、次の（１）式で示され
るＩＤ１１８電流を決定するので、ゲート領域３９及び
Ｐウェル４層を制御することにより０．７μ程度になる
ようにコントロールする。
ただし
Ｗ：チャンネル幅 、 Ｌ：チャンネル長Ａ二チャンネ
ル高さ、ＮＤ：チャンネルでの不純物濃度Ｔ ＫＨＫ
ｏ：定数 ３７はバックゲートのためのゲート領域である。
ル高さ、ＮＤ：チャンネルでの不純物濃度Ｔ ＫＨＫ
ｏ：定数 ３７はバックゲートのためのゲート領域である。
２１、２３．２４．２６．２７．２８．２９．３０ 、
は配線の為の金属電極であり、３１は酸化膜である。
は配線の為の金属電極であり、３１は酸化膜である。
第１図の本実施例の構造によシ相補型Ｍｉｓ）ランジス
タとＰチャンネル電界効果トランジスタを共存させるこ
とができる。
タとＰチャンネル電界効果トランジスタを共存させるこ
とができる。
第２図において、ＪＩＩＪ！はＰチャンネル接合量電界
効果トランジスタ、Ｎ、、Ｎ、はＮチャンネルＭＩＳ）
；７ｙジスタ、１１ ｔｆＭＬ源ＶＤＤ 端子、１２は
定電流源、１３は入力端子、１４は帰還端子、１５は電
源ＶＳＳ端子である。すなわち、本実施例の回路は、第
６図に示した従来例の回路において差動構成のＰチャン
ネルＭＩＳトランジスタを、Ｐチャンネル接合量電界効
果トランジスタＪ、、Ｊ。
効果トランジスタ、Ｎ、、Ｎ、はＮチャンネルＭＩＳ）
；７ｙジスタ、１１ ｔｆＭＬ源ＶＤＤ 端子、１２は
定電流源、１３は入力端子、１４は帰還端子、１５は電
源ＶＳＳ端子である。すなわち、本実施例の回路は、第
６図に示した従来例の回路において差動構成のＰチャン
ネルＭＩＳトランジスタを、Ｐチャンネル接合量電界効
果トランジスタＪ、、Ｊ。
と置き換えた構成となる。そして、本実施例の回路は、
第１図で説明した構造を用いて半導体集積回路を実現す
ることができる。
第１図で説明した構造を用いて半導体集積回路を実現す
ることができる。
第３図は本第２の発明の一実施例の要部を示す模式的断
面図、第４図はその回路図である。本実施例は、相補型
ＭＩＳ）ランジスタとＮチャンネル接合量電界効果トラ
ンジスタが共存する場合を示しておシ、第１図及び第２
図と同じ働きをする部分には同じ参照番号を付しておる
。
面図、第４図はその回路図である。本実施例は、相補型
ＭＩＳ）ランジスタとＮチャンネル接合量電界効果トラ
ンジスタが共存する場合を示しておシ、第１図及び第２
図と同じ働きをする部分には同じ参照番号を付しておる
。
第３図において、第２のエピタキシャル領域４４′の第
２のＰウェル領域３４′内に、第１のＮウェル領域６５
を形成し、このＮウェル領域６５内にＮ型のソース領域
６３、ドレイン領域６４及びＰ型のゲート領域５５を形
成することにより、Ｎチャンネル接合量電界効果トラン
ジスタを構成している。この場合もチャンネルの高さＢ
のコントロールが重要である。６６はＰ型のバックゲー
ト領域、５２．５３．５４．５６は配線のための金属電
極である。
２のＰウェル領域３４′内に、第１のＮウェル領域６５
を形成し、このＮウェル領域６５内にＮ型のソース領域
６３、ドレイン領域６４及びＰ型のゲート領域５５を形
成することにより、Ｎチャンネル接合量電界効果トラン
ジスタを構成している。この場合もチャンネルの高さＢ
のコントロールが重要である。６６はＰ型のバックゲー
ト領域、５２．５３．５４．５６は配線のための金属電
極である。
第４図において、ＪＭ＋Ｊ４はＮチャンネル接合量電界
効果トランジスタ ｐｓ、ｐ、はＰチャンネルＭＩＳト
ランジスタ、１２′は定電流源である。すなわち、本実
施例の回路は第７図に示した従来例の回路において、差
動構成のＮチャンネルＭＩＳトランジスタをＮチャンネ
ル接合量電界効果トランジスタＪ、、Ｊ、で置き換えた
構成となる。そして、本実施例の回路は、第３図で説明
した構造を用いて半導体集積回路を実現することができ
る。
効果トランジスタ ｐｓ、ｐ、はＰチャンネルＭＩＳト
ランジスタ、１２′は定電流源である。すなわち、本実
施例の回路は第７図に示した従来例の回路において、差
動構成のＮチャンネルＭＩＳトランジスタをＮチャンネ
ル接合量電界効果トランジスタＪ、、Ｊ、で置き換えた
構成となる。そして、本実施例の回路は、第３図で説明
した構造を用いて半導体集積回路を実現することができ
る。
第５図は、第２図及び第４図に示した本発明の一実施例
の回路をアナログ入力段とした増幅器からなる半導体集
積回路の一実施例の雑音特性図で、周波数に対する入力
換算雑音電圧特性を示している。同図の＠＠１０２は本
発明の一実施例によるものであシ、従来例の曲線１０１
に比較して約１００倍の改善が見られる。
の回路をアナログ入力段とした増幅器からなる半導体集
積回路の一実施例の雑音特性図で、周波数に対する入力
換算雑音電圧特性を示している。同図の＠＠１０２は本
発明の一実施例によるものであシ、従来例の曲線１０１
に比較して約１００倍の改善が見られる。
なお、第１図及び第３図は、Ｐチャンネル接合量電界効
果トランジスタとＮチャンネル接合量電界効果トランジ
スタをそれぞれ独立に存在する場合を図示したが、第１
図と第３図を合わしてＰチャンネルとＮチャンネル両方
の接合量電界効果トランジスタが存在しても良いことは
もちろんである。
果トランジスタとＮチャンネル接合量電界効果トランジ
スタをそれぞれ独立に存在する場合を図示したが、第１
図と第３図を合わしてＰチャンネルとＮチャンネル両方
の接合量電界効果トランジスタが存在しても良いことは
もちろんである。
以上、詳細説明したとおシ、本発明によれば、上記の手
段によプ、アナログ・ディジタル混在回路に適した低雑
音特性を有する半導体集積回路が得られる。
段によプ、アナログ・ディジタル混在回路に適した低雑
音特性を有する半導体集積回路が得られる。
第１図は本第１の発明の一実施例の要部を示す断面図、
第２図はその回路図、＃４３図は本第２の発明の一実施
例の要部を示す断面図、第４図はその回路図、第５図は
本発明の一実施例及び−従来例としてのアナログ・ディ
ジタル増幅器の雑音特性図、第６図、第７図はそれぞれ
従来のアナログ・半導体集積回路の要部を示す回路図で
ある。 １１・・・・・・電源ＶＤＤ端子、１２．１２’・・・
・・・定電流源、１３・・・・・・入力端子、１４・・
・・・・帰還端子、１５・・・・・・電源Ｖ８Ｂ端子、
２１．２３．２４．２６〜３０．５２゜５３、５４．５
６・・・・・・金員電極、２２．２５・・・・・・ポリ
シリコンゲート電極、３１・・・・・・酸化膜、３２．
３５゜３８．６３・・・・・・ソース領域、３３．３６
，４０．６４・・・・・・ドレイン領域、３４．３４’
、 ４１・・・・・・Ｐウェル領域、３７．６６・・・
・・・パックゲート領域、３９．５５・・・・・・ゲー
ト領域、４２・・・・・・絶縁分離領域、４３・・・・
・・サブストレート、４４．４４’・・・・・・エピタ
キシャル領域、４５・・・・・・埋込み領域、６５・・
・・・・Ｎウェル領域。 茅４ 図
第２図はその回路図、＃４３図は本第２の発明の一実施
例の要部を示す断面図、第４図はその回路図、第５図は
本発明の一実施例及び−従来例としてのアナログ・ディ
ジタル増幅器の雑音特性図、第６図、第７図はそれぞれ
従来のアナログ・半導体集積回路の要部を示す回路図で
ある。 １１・・・・・・電源ＶＤＤ端子、１２．１２’・・・
・・・定電流源、１３・・・・・・入力端子、１４・・
・・・・帰還端子、１５・・・・・・電源Ｖ８Ｂ端子、
２１．２３．２４．２６〜３０．５２゜５３、５４．５
６・・・・・・金員電極、２２．２５・・・・・・ポリ
シリコンゲート電極、３１・・・・・・酸化膜、３２．
３５゜３８．６３・・・・・・ソース領域、３３．３６
，４０．６４・・・・・・ドレイン領域、３４．３４’
、 ４１・・・・・・Ｐウェル領域、３７．６６・・・
・・・パックゲート領域、３９．５５・・・・・・ゲー
ト領域、４２・・・・・・絶縁分離領域、４３・・・・
・・サブストレート、４４．４４’・・・・・・エピタ
キシャル領域、４５・・・・・・埋込み領域、６５・・
・・・・Ｎウェル領域。 茅４ 図
Claims (2)
- （１）Ｐ型のサブストレート上にＮ型のエピタキシャル
層を構成し、該エピタキシャル層をＰ型の絶縁領域で分
離することにより、第１、第２のエピタキシャル領域を
形成し、該第１及び第２のエピタキシャル層と前記サブ
ストレート間に高濃度のＮ型の埋込領域をそれぞれ形成
し、前記第１のエピタキシャル領域内に層抵抗が２ｋΩ
／□乃至１０ｋΩ／□の第１のＰウェル領域を形成し、
該第１のＰウェル領域内にＮ型のソース、ドレイン領域
及び該ソース、ドレイン領域間上に設けられたポリシリ
コンゲート電極を具備することによりＮチャンネルエン
ハンスメント型ＭＩＳトランジスタを構成し、更に前記
第１のエピタキシャル領域内にＰ型のソース、ドレイン
領域を構成し、該ソース、ドレイン領域間上にポリシリ
コンゲート電極を具備することによりＰチャンネルエン
ハンスメント型ＭＩＳトランジスタを構成し、前記第２
のエピタキシャル領域内に前記第１のＰウェル領域より
も高濃度でかつ浅い第２のＰウェル領域を形成し、該第
２のＰウェル領域内にＰ型のソース、ドレイン領域及び
Ｎ型のゲート領域を具備することによりＰチャンネル接
合温電界効果トランジスタを構成することにより、相補
型ＭＩＳトランジスタとＰチャンネル接合量電界効果ト
ランジスタが同一サブストレート上に形成されたことを
特徴とする半導体集積回路。 - （２）Ｐ型のサブストレート上にＮ型のエピタキシャル
層を構成し、該エピタキシャル層をＰ型の絶縁領域で分
離することにより第１、第２のエピタキシャル領域を形
成し、該第１及び第２のエピタキシャル層と前記サブス
トレート間に高濃度のＮ型の埋込領域をそれぞれ形成し
、前記第１のエピタキシャル領域内に層抵抗が２ｋΩ／
乃至１０ｋΩ／□の第１のＰウェル領域を形成し、該第
１のＰウェル領域内にＮ型のソース、ドレイン領域及び
該ソース、ドレイン領域間上に設けられたポリシリコン
ゲート電極を具備することによりＮチャンネルエンハン
スメント型ＭＩＳトランジスタを構成し、更に前記第１
のエピタキシャル領域内にＰ型のソース、ドレイン領域
を構成し、該ソース、ドレイン領域間上にポリシリコン
ゲート電極を具備することによりＰチャンネルエンハン
スメント型ＭＩＳトランジスタを構成し、前記第２のエ
ピタキシャル領域内に前記第１のＰウェル領域と同じ不
純物濃度及び深さの第２のＰウェル領域を形成し、該第
２のＰウェル領域内に第１のＮウェル領域を形成し、該
第１のＮウェル領域内にＮ型のソース、ドレイン領域及
びＰ型のゲート領域を具備することによりＮチャンネル
接合型電界効果トランジスタを構成することにより相補
型ＭＩＳトランジスタとＰチャンネル接合型電界効果ト
ランジスタが同一サブストレート上に形成されたことを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208609A JPS6185855A (ja) | 1984-10-04 | 1984-10-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208609A JPS6185855A (ja) | 1984-10-04 | 1984-10-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6185855A true JPS6185855A (ja) | 1986-05-01 |
Family
ID=16559042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59208609A Pending JPS6185855A (ja) | 1984-10-04 | 1984-10-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6185855A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63289857A (ja) * | 1987-05-21 | 1988-11-28 | Nec Corp | 半導体装置 |
| EP0569204A2 (en) * | 1992-05-08 | 1993-11-10 | National Semiconductor Corporation | Method of making N-channel and P-channel junction field-effect transistors and CMOS transistors using a CMOS or bipolar/CMOS process |
| WO1994019828A1 (en) * | 1993-02-25 | 1994-09-01 | National Semiconductor Corporation | Fabrication process for cmos device with jfet |
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| JPS55157257A (en) * | 1979-05-25 | 1980-12-06 | Nec Corp | Manufacture of mos integrated circuit |
| JPS567463A (en) * | 1979-06-29 | 1981-01-26 | Hitachi Ltd | Semiconductor device and its manufacture |
-
1984
- 1984-10-04 JP JP59208609A patent/JPS6185855A/ja active Pending
Patent Citations (2)
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| EP0569204A3 (en) * | 1992-05-08 | 1994-11-02 | Nat Semiconductor Corp | Methods of manufacturing N-channel and P-channel junction field effect transistors using a CMOS or bipolar / CMOS method. |
| WO1994019828A1 (en) * | 1993-02-25 | 1994-09-01 | National Semiconductor Corporation | Fabrication process for cmos device with jfet |
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