JPS60258948A - コンプリメンタリ−ジヤンクシヨン型ｆｅｔを含む集積回路 - Google Patents
コンプリメンタリ−ジヤンクシヨン型ｆｅｔを含む集積回路Info
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- JPS60258948A JPS60258948A JP59113946A JP11394684A JPS60258948A JP S60258948 A JPS60258948 A JP S60258948A JP 59113946 A JP59113946 A JP 59113946A JP 11394684 A JP11394684 A JP 11394684A JP S60258948 A JPS60258948 A JP S60258948A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、モノリシック呆槓回路化を可能ならしめるコ
ンプリメンタリ−ジャンクション型ＦＥＴｙａｌ′含む
集積回路に関するものである。
ンプリメンタリ−ジャンクション型ＦＥＴｙａｌ′含む
集積回路に関するものである。
ジャンクション型ＦＥＴ（以下ＪＦＥＴと称する）は増
幅回路に用いた場合、奇数次歪が少ないため［ｌｌＩ！
Ｉ感上好ｌしい、また入力インピーダンスが高いのでカ
ップリンクコンデンサが不要となる等の優れた特徴を発
揮するので、近年盛んにオーディオアンプに用いられて
いる。
幅回路に用いた場合、奇数次歪が少ないため［ｌｌＩ！
Ｉ感上好ｌしい、また入力インピーダンスが高いのでカ
ップリンクコンデンサが不要となる等の優れた特徴を発
揮するので、近年盛んにオーディオアンプに用いられて
いる。
さらにこのＪＦＥＴのｑ＃徴を生かすには異なったチャ
ンネルの菓子をペアに用いてコンプリメンタリ−接続す
ると、偶数次歪ケも低減できるという利点か得られる。
ンネルの菓子をペアに用いてコンプリメンタリ−接続す
ると、偶数次歪ケも低減できるという利点か得られる。
ところで部品の小型化ン計るために上記コンプリメンタ
リ−接続したＪＦＥＴ（以下Ｃ−ＪＦＥＴと称する）の
モノリシック集積回路化が試みられているか、実現が困
難であった。そのため従来におけるオーディオアンプと
してはバイポーラ型トランジスタ等の他の回路部品のみ
を集積回路化し、Ｃ−Ｊ）’ＥＴはその集積回路に対し
外付は部品として用いて構成されていた。
リ−接続したＪＦＥＴ（以下Ｃ−ＪＦＥＴと称する）の
モノリシック集積回路化が試みられているか、実現が困
難であった。そのため従来におけるオーディオアンプと
してはバイポーラ型トランジスタ等の他の回路部品のみ
を集積回路化し、Ｃ−Ｊ）’ＥＴはその集積回路に対し
外付は部品として用いて構成されていた。
本発明は以上の数点からなされたもので、一枚の牛擲体
基板内に他の回路部品と共ＶｃＣ−ＪＦＥＴをも集積で
きるようＫしたモノリシック集積口８を提供することを
目的とするものである。
基板内に他の回路部品と共ＶｃＣ−ＪＦＥＴをも集積で
きるようＫしたモノリシック集積口８を提供することを
目的とするものである。
本発明の％徴とｊるところは、第１碑電型半導体領域が
第２尋電型牛導体領域によって少なくとも第一と第二の
二つの領域に分離され、これら第一と第二の第１２７！
笥型牛導体領域内には各々同−深さの第二の第２導電型
手導体領域が形成されると共に各々の第二の第２尋電、
型牛専体領域内には同−深さの第二の第１導電型牛専体
領域が形成され、さらに−力の第二の第１導電型牛導体
領域内には第三の第２４′ｔｊＬ型牛専体領域が形成さ
れ、一方１ｉ１ｉ１に上記第二の第１導電型牛導体領域
をチャンネルとする第一のジャンクション型ＦＥＴが形
成されると共に他７ｊ（ＪｊＪＪＫ上記第二の第２４電
戯牛専（１ｍをチャンネルとする第二のジャンクション
ＪＦＥＴが形成されるよう［構成したコンプリメンタリ
−ジャンクション型ＦＥＴ７含む集積回路にある。
第２尋電型牛導体領域によって少なくとも第一と第二の
二つの領域に分離され、これら第一と第二の第１２７！
笥型牛導体領域内には各々同−深さの第二の第２導電型
手導体領域が形成されると共に各々の第二の第２尋電、
型牛専体領域内には同−深さの第二の第１導電型牛専体
領域が形成され、さらに−力の第二の第１導電型牛導体
領域内には第三の第２４′ｔｊＬ型牛専体領域が形成さ
れ、一方１ｉ１ｉ１に上記第二の第１導電型牛導体領域
をチャンネルとする第一のジャンクション型ＦＥＴが形
成されると共に他７ｊ（ＪｊＪＪＫ上記第二の第２４電
戯牛専（１ｍをチャンネルとする第二のジャンクション
ＪＦＥＴが形成されるよう［構成したコンプリメンタリ
−ジャンクション型ＦＥＴ７含む集積回路にある。
以下図面ン参照して本発明実施例馨説明する。
第１図は本発明実施例によるＣ −Ｊ Ｆ Ｅ １’を
含む集積回路を示す断面図で、１はＰ型シリコン基板、
３Ａ〜３ＤはＮ型埋込領域、６はＮ型エピタキシャル成
長層、７Ａへ７ＩはＰｆＪＩ領域、８Ａ。
含む集積回路を示す断面図で、１はＰ型シリコン基板、
３Ａ〜３ＤはＮ型埋込領域、６はＮ型エピタキシャル成
長層、７Ａへ７ＩはＰｆＪＩ領域、８Ａ。
８Ｂは各々上記Ｎｍ領域３Ａ、３Ｃと接するＮ＋徴領領
域９Ａ、９Ｄ、９Ｇ、９Ｊ、９Ｍは各々上記Ｐｍ’Ｗｉ
域７に、７Ｃ，７ｇ、７Ｇ、７１と接するＰｍ領域、９
Ｂ、９Ｃは上記Ｐ型領域７Ｂと接する２Ｍ領域、９Ｂ、
９Ｆは上記Ｐ型領域７Ｄと接するＰｍ領域、９Ｈ，９Ｉ
は上記Ｐ型領域７Ｆと接するＰｍ領域、９に、９Ｌは上
記Ｐｍ領域７Ｈと接”ｆ；ｏＰｍ領域、ｘｏｈｎｌ−記
Ｐｍ領域９Ｅ。
域９Ａ、９Ｄ、９Ｇ、９Ｊ、９Ｍは各々上記Ｐｍ’Ｗｉ
域７に、７Ｃ，７ｇ、７Ｇ、７１と接するＰｍ領域、９
Ｂ、９Ｃは上記Ｐ型領域７Ｂと接する２Ｍ領域、９Ｂ、
９Ｆは上記Ｐ型領域７Ｄと接するＰｍ領域、９Ｈ，９Ｉ
は上記Ｐ型領域７Ｆと接するＰｍ領域、９に、９Ｌは上
記Ｐｍ領域７Ｈと接”ｆ；ｏＰｍ領域、ｘｏｈｎｌ−記
Ｐｍ領域９Ｅ。
７Ｄ、９ＦＫまり曲まれたＮｍ領域６Ｂ内に形成ａれた
Ｐ＠領領域１０ｆＨＸ上記ＰｆＪ領域９に、７Ｈ。
Ｐ＠領領域１０ｆＨＸ上記ＰｆＪ領域９に、７Ｈ。
９Ｌにより囲筐れたＮ型領域６Ｄ内に形成されたＰｍ領
域、１１ Ａ ヘ１１ Ｂ ハ各ｋＰＱｍ領域６Ａ〜６
Ｄ内に形成されたＮ型領域であり、１２八〜１２Ｑは各
領域に設けられた！極である。
域、１１ Ａ ヘ１１ Ｂ ハ各ｋＰＱｍ領域６Ａ〜６
Ｄ内に形成されたＮ型領域であり、１２八〜１２Ｑは各
領域に設けられた！極である。
以上の構成において上記Ｎｆｆ１工ピタキシヤル層６を
工ＰｆＭｍ域によって複数の領域的えば四つの領域６Ａ
、６Ｂ、６Ｃ，６ＤＫ分離され、各領域には各々Ｐチャ
ンネルＪＦＥＴ（Ｐ−ＪＦＥＴ）、ＮチャンネルＪＦＥ
Ｔ（Ｎ−ＪＦＥＴ）、バイポーラ型のＮＰＮ ）ランジ
スタ（ＮＰＮ Ｔｒ ）およびＰＮＰ トランジスタ（
ＰＮＰ ’Ｉ’ｒ ）が形成される。
工ＰｆＭｍ域によって複数の領域的えば四つの領域６Ａ
、６Ｂ、６Ｃ，６ＤＫ分離され、各領域には各々Ｐチャ
ンネルＪＦＥＴ（Ｐ−ＪＦＥＴ）、ＮチャンネルＪＦＥ
Ｔ（Ｎ−ＪＦＥＴ）、バイポーラ型のＮＰＮ ）ランジ
スタ（ＮＰＮ Ｔｒ ）およびＰＮＰ トランジスタ（
ＰＮＰ ’Ｉ’ｒ ）が形成される。
スフｊ ｂ チ、Ｐ−ＪＦＥＴ）ＸＰｍＳ域９８．７Ｂ
。
。
９Ｃｙ１１−チャンネル領域、電＠１２Ａ、１２Ｃをゲ
ートを極Ｇ１電極１２８Ｙドレイン電極り、電極１２Ｄ
なソース１１ＩＬ１ｒｊＬＳとして構成され、Ｎ −Ｊ
Ｆ Ｅ ’Ｉ’はＮ型領域６Ｂをチャンネル領域、電
極１２Ｅ、１２Ｇ。
ートを極Ｇ１電極１２８Ｙドレイン電極り、電極１２Ｄ
なソース１１ＩＬ１ｒｊＬＳとして構成され、Ｎ −Ｊ
Ｆ Ｅ ’Ｉ’はＮ型領域６Ｂをチャンネル領域、電
極１２Ｅ、１２Ｇ。
１２ Ｉをゲート電極Ｇ１電極１２ Ｆンドレイン電ｆ
ｋＤ。
ｋＤ。
電極１２Ｈをソースを極Ｓとして構成される。
７５、ＮＰＮＴｒはＰ型領域９Ｈ，７Ｆ、９１）１ベー
ス領域、電極１２ Ｊをエミッタ電極Ｅ、電極１２Ｋ、
１２Ｍをベース電極Ｂ、！’極１２Ｌンコレクタ電極Ｃ
として構成され、ＰＮＰＴｒ＆工Ｎ型領域６Ｄをベース
領域、電極１２Ｐをエミッタを極Ｅ、電極１２０をベー
ス電極Ｂ、電極１２Ｎ、１２Ｑ馨コレクタ電極Ｃとして
構成される。
ス領域、電極１２ Ｊをエミッタ電極Ｅ、電極１２Ｋ、
１２Ｍをベース電極Ｂ、！’極１２Ｌンコレクタ電極Ｃ
として構成され、ＰＮＰＴｒ＆工Ｎ型領域６Ｄをベース
領域、電極１２Ｐをエミッタを極Ｅ、電極１２０をベー
ス電極Ｂ、電極１２Ｎ、１２Ｑ馨コレクタ電極Ｃとして
構成される。
Ｌ、ｔ、：がってＰ−Ｊ ＦＥＴとＮ−Ｊ ＦＥＴとＫ
Ｊ：つてＣ−ＪＦｇＴか形成されると共にＮＰＮＴｒと
ＰＮＰＴｒとによってバイポーラ型コンプリメンタリ−
Ｔｒ（Ｃ−ＢＴ）が形成され、一枚のＰ型基板Ｉ内Ｖｃ
Ｃ−ＪＦＥＴｙ含んだモノリシック集積回路か得られる
。
Ｊ：つてＣ−ＪＦｇＴか形成されると共にＮＰＮＴｒと
ＰＮＰＴｒとによってバイポーラ型コンプリメンタリ−
Ｔｒ（Ｃ−ＢＴ）が形成され、一枚のＰ型基板Ｉ内Ｖｃ
Ｃ−ＪＦＥＴｙ含んだモノリシック集積回路か得られる
。
第２図（ａ）〜（ｋ）は第１図の構造の集積回路の製法
を示す断面図で、以下図面を参照して工程ｌ１ＩＩに説
明する。
を示す断面図で、以下図面を参照して工程ｌ１ＩＩに説
明する。
工程（ａ）：第２図（ａ）のように、Ｐ型シリコン単結
晶丞板１Ｙ用意し酸化処理を行Ｔ（つて七の表面に二酸
化シリコン（５ｉＯｚ ）膜２Ａ乞形成する。
晶丞板１Ｙ用意し酸化処理を行Ｔ（つて七の表面に二酸
化シリコン（５ｉＯｚ ）膜２Ａ乞形成する。
１ エラ（５）、ヵ。。（ｂ） ９）よ、に、よ１，８
．。２よ。Ａに対し周知のフォトリソグラフィー法を施
して選択的に窓開けχ行ＴＩい、ここからアンチモン（
Ｓｂ ）等のＮ型不純物ン拡散して後桟埋込まれる複数
の＋ Ｎｍ領域３Ａ〜３Ｄを形成する。拡散処理と同時にある
いはその後の酸化処理によって窓開は都には再び５ｉ０
２膜が形成される。
．。２よ。Ａに対し周知のフォトリソグラフィー法を施
して選択的に窓開けχ行ＴＩい、ここからアンチモン（
Ｓｂ ）等のＮ型不純物ン拡散して後桟埋込まれる複数
の＋ Ｎｍ領域３Ａ〜３Ｄを形成する。拡散処理と同時にある
いはその後の酸化処理によって窓開は都には再び５ｉ０
２膜が形成される。
工１ｉｉ（Ｃ）：第２図（、Ｊのように、上記Ｎ型領域
３Ａ〜３Ｄおよび基板１表面の５ｉ０２膜を選択して各
各窓４Ａ〜４１ｉ形成する。次にこれら窓４Ａ〜４Ｉか
らイオンインブラント法によってボロン（８）等のＰｍ
不純物５Ａへ５１を各部分に導入する。
３Ａ〜３Ｄおよび基板１表面の５ｉ０２膜を選択して各
各窓４Ａ〜４１ｉ形成する。次にこれら窓４Ａ〜４Ｉか
らイオンインブラント法によってボロン（８）等のＰｍ
不純物５Ａへ５１を各部分に導入する。
工程（ｄ）：第２図（ｄ）のように、５ｉ０２羨を完全
に除去した後全面にエピタキシャル法によってＮ型層６
を成長させる。
に除去した後全面にエピタキシャル法によってＮ型層６
を成長させる。
工程（ｅ）：第２図（ｅｌのように、基板ＩＫ熱処理を
施すことによりＰ型領域７八へ７１を形成する。
施すことによりＰ型領域７八へ７１を形成する。
熱処理によって上記Ｐｍ不純物５Ａ〜５ＩがＮｍ層６内
に拡散され同時にＮ型領域３八〜３ＤもＮ型層６内に引
き延ばされるが、ボロンの拡散係数がアンチモンのそれ
より大きいためＰ型領域７Ｂ、７Ｄ、７Ｆ、７Ｈの力が
Ｎ型領域３八〜３Ｄよりも深くＮ型層６内に拡散される
。熱処理と同時にあるいは別な酸化処理によって再び５
ｉ０２膜２Ｂン形成する。
に拡散され同時にＮ型領域３八〜３ＤもＮ型層６内に引
き延ばされるが、ボロンの拡散係数がアンチモンのそれ
より大きいためＰ型領域７Ｂ、７Ｄ、７Ｆ、７Ｈの力が
Ｎ型領域３八〜３Ｄよりも深くＮ型層６内に拡散される
。熱処理と同時にあるいは別な酸化処理によって再び５
ｉ０２膜２Ｂン形成する。
工程（ｆ）：第２図ｉｆ）のように％上記５ｉ０２膜２
８に選択的に窓開けを行ないこの窓からリン（Ｐ）等の
Ｎｍ不純物を拡散して、上記Ｎ型領域３Ａ、３０に接す
るようにＮｆｆ１ｌ領域８Ａ、８Ｂ’４形成する。
８に選択的に窓開けを行ないこの窓からリン（Ｐ）等の
Ｎｍ不純物を拡散して、上記Ｎ型領域３Ａ、３０に接す
るようにＮｆｆ１ｌ領域８Ａ、８Ｂ’４形成する。
窓開は部は再び５ｉ０２膜で憶われる。
工ｍ（ｇ）：第２図（−のように、上記５ｉ０２膜２Ｂ
ｔｃａ択的に窓開はン行ないこの窓からボロン（８）等
のＰ８！ｌ不純＠馨拡散して、上記Ｐ型領域７Ａ。
ｔｃａ択的に窓開はン行ないこの窓からボロン（８）等
のＰ８！ｌ不純＠馨拡散して、上記Ｐ型領域７Ａ。
７Ｃ，７Ｅ、７Ｇ、７ＩＫ接７るようＶＣＰｍ領域９Ａ
、９Ｄ、９Ｇ、９Ｊ、９Ｍケ形成すると同時に上記Ｐ聾
領域７８．７１）、７Ｆ、７８［接するようｖｃＰｍ領
域９８．９Ｃ，９Ｂ、９Ｆ、９Ｈ。
、９Ｄ、９Ｇ、９Ｊ、９Ｍケ形成すると同時に上記Ｐ聾
領域７８．７１）、７Ｆ、７８［接するようｖｃＰｍ領
域９８．９Ｃ，９Ｂ、９Ｆ、９Ｈ。
９１．９に、９Ｌ４形成する。上記Ｐ型領域９Ａ。
９Ｄ、９Ｇ、９Ｊ、９Ｍおよび７Ａ、７０．７Ｂ。
７Ｇ、７Ｉはいわゆるアイソレーション領域となり、こ
れによってＮ型１−６は複数の島状の領域６八〜６ＤＫ
分離される。窓開は部は再び５ｉ０２膜で横われる。
れによってＮ型１−６は複数の島状の領域６八〜６ＤＫ
分離される。窓開は部は再び５ｉ０２膜で横われる。
工程（ｈ）：第２図（ｈｌのように、上記５ｉ０２膜２
Ｂに選択的に窓開けを行ないこの窓からボロン（Ｂ）等
のＰｍ不純物を拡散して、上記Ｎｆｆ１領域６８゜６Ｄ
内に各々Ｐ型領域１０Ａ、１０Ｂを形成する。窓開は部
は再びｓ ｉｏｚ膜で横われる。
Ｂに選択的に窓開けを行ないこの窓からボロン（Ｂ）等
のＰｍ不純物を拡散して、上記Ｎｆｆ１領域６８゜６Ｄ
内に各々Ｐ型領域１０Ａ、１０Ｂを形成する。窓開は部
は再びｓ ｉｏｚ膜で横われる。
１侵（ｉ）：第２図（ｉ）のように、上記５ｉ０２ ｌ
１ｋ１２ Ｂに選択的に窓開けを行ないこの窓からリン
（Ｐ）等のＮ型不純物を拡散して、上記Ｎ型領域６Ａ〜
６ＤＰ３に各々Ｎ型領域１１ Ａ〜１１ｇを形成する。
１ｋ１２ Ｂに選択的に窓開けを行ないこの窓からリン
（Ｐ）等のＮ型不純物を拡散して、上記Ｎ型領域６Ａ〜
６ＤＰ３に各々Ｎ型領域１１ Ａ〜１１ｇを形成する。
窓開は部は再び５ｉ０２膜で榎われる。
以上の工程によって上記Ｎｍ領域６Ａ〜６Ｄに対応した
島領域Ａ、８． Ｃ，Ｄには谷々Ｐ−ＪＦＢＴ、Ｎ−Ｊ
ＦＢＴ、ＮＰＮＴｒおよびＰＮＰＴｒが形成される。
島領域Ａ、８． Ｃ，Ｄには谷々Ｐ−ＪＦＢＴ、Ｎ−Ｊ
ＦＢＴ、ＮＰＮＴｒおよびＰＮＰＴｒが形成される。
ｊ ＴＫわち島領域ＡＬｋＺＰｍ領域９８． ７Ｂ、
９Ｃをチャンネル領域とｊろＰ−ＪＦＥＴが、また島領
域８にはＮ型領域６Ｂ乞チヤンネル領域とするＮ−ＪＦ
ＥＴが形成される〇 同様にして島領域ＣｔｔｃはＰ型領域９Ｈ，７）’。
９Ｃをチャンネル領域とｊろＰ−ＪＦＥＴが、また島領
域８にはＮ型領域６Ｂ乞チヤンネル領域とするＮ−ＪＦ
ＥＴが形成される〇 同様にして島領域ＣｔｔｃはＰ型領域９Ｈ，７）’。
９１７ベース領域とするｒＬＰＮＴｒが、島領域りには
Ｎ型領域６Ｄンベース領域とするＰＮＰ’ｌ’ｒが形成
される。
Ｎ型領域６Ｄンベース領域とするＰＮＰ’ｌ’ｒが形成
される。
工程（ｊ） ： ＠ ２図（ｊ）のように、上記５ｉ０
２膜２Ｂに選択的に窓開け７行ないこれらの窓およびＳ
ｉ０２膜２上にアルミニウム族１２を蒸着法等によっ
て形成する。
２膜２Ｂに選択的に窓開け７行ないこれらの窓およびＳ
ｉ０２膜２上にアルミニウム族１２を蒸着法等によっ
て形成する。
工程（ｋ）：第２図（ｋ）のように、上記アルミニウム
膜１２に対してフォトリソグラフィー法ケ適用して不賛
部を除去し、必要部分のみを残して電極１２Ａ〜１２
Ｑヶ形成した後シンター処刑を施す。
膜１２に対してフォトリソグラフィー法ケ適用して不賛
部を除去し、必要部分のみを残して電極１２Ａ〜１２
Ｑヶ形成した後シンター処刑を施す。
これによって第１図の構造のモノリシック集積回路が完
成１−る。
成１−る。
以上の工程を経て得られたＣ−ＪＦＥＴケ含む集積回路
によれば、Ｃ−ＪＦＥＴを構成する一方のＰ−ＪＦＥＴ
のチャンネル領域は上記工Ｍ （ｅ）のボロン拡散によ
るＰ型領域７８ン主領域として構成され、このチャンネ
ル領域の制御は上記工程ｔｅ）のアンチモン引き延ばし
拡散によるＮ抛領域３ＡおよびＮ型層６Ａン王領域とし
たゲート領域によって行われる。また他方のＮ−ＪＦＢ
Ｔのチャンネル領域は上記工程（ｄＪのエピタキシャル
成長法によるＮ山鳩６Ｂ′？１１−主領域として構成さ
れ、このチャンネル領域の制御は上記工程（ｅＪのボロ
ン拡散によるＰｍ領域７Ｄおよび上記工程（１りのボロ
ン拡散によるＰ型額域１０ Ａを主領域としたゲート領
域によって行われる。
によれば、Ｃ−ＪＦＥＴを構成する一方のＰ−ＪＦＥＴ
のチャンネル領域は上記工Ｍ （ｅ）のボロン拡散によ
るＰ型領域７８ン主領域として構成され、このチャンネ
ル領域の制御は上記工程ｔｅ）のアンチモン引き延ばし
拡散によるＮ抛領域３ＡおよびＮ型層６Ａン王領域とし
たゲート領域によって行われる。また他方のＮ−ＪＦＢ
Ｔのチャンネル領域は上記工程（ｄＪのエピタキシャル
成長法によるＮ山鳩６Ｂ′？１１−主領域として構成さ
れ、このチャンネル領域の制御は上記工程（ｅＪのボロ
ン拡散によるＰｍ領域７Ｄおよび上記工程（１りのボロ
ン拡散によるＰ型額域１０ Ａを主領域としたゲート領
域によって行われる。
したがって工程的ＫＰ−ＪＦＥＴのチャンネル領域とＮ
−ＪＦＥＴのゲート領域とが同時に形成できるので、Ｃ
−ＪＦＥＴの集積回路化が容易となる。
−ＪＦＥＴのゲート領域とが同時に形成できるので、Ｃ
−ＪＦＥＴの集積回路化が容易となる。
以上述べて明らかなように本発明によれは、第１導ｔｆ
ｊＩｉ半導体領域が第２導’ｔａ型牛尋体領域によって
少なくとも第一と第二の二つの領域に分離され、これら
第一と第二の第１碑電型半導体領域内には各々同−深さ
の第二の第２導電型牛尋体領域が形成されると共に各々
の第二の第２２Ｓ電型半導体領域内にｈｓ同−深さの第
二の第１専−勘牛尋体領域が形成され、さらに−力の第
二の第１専電型牛導体領域内には第三の第２堺電型牛尋
体領域が形成され、−刃側に上記第二の第ｔｉｔ型半導
体領域ケチヤンネルと１−る第一のジャンクション型Ｆ
ＥＴが形成されると共に他力側に上記第二の第２導１［
型子導体領域をチャンネルとする第二のジャンクション
ｆｆｉ Ｆ’ Ｅ １’が形成されるように構成したも
のであるから、一枚の牛専体基板内に他の回路部品と共
ＫＣ−ＪＦＥＴ’ｉ集槓化することかできる。
ｊＩｉ半導体領域が第２導’ｔａ型牛尋体領域によって
少なくとも第一と第二の二つの領域に分離され、これら
第一と第二の第１碑電型半導体領域内には各々同−深さ
の第二の第２導電型牛尋体領域が形成されると共に各々
の第二の第２２Ｓ電型半導体領域内にｈｓ同−深さの第
二の第１専−勘牛尋体領域が形成され、さらに−力の第
二の第１専電型牛導体領域内には第三の第２堺電型牛尋
体領域が形成され、−刃側に上記第二の第ｔｉｔ型半導
体領域ケチヤンネルと１−る第一のジャンクション型Ｆ
ＥＴが形成されると共に他力側に上記第二の第２導１［
型子導体領域をチャンネルとする第二のジャンクション
ｆｆｉ Ｆ’ Ｅ １’が形成されるように構成したも
のであるから、一枚の牛専体基板内に他の回路部品と共
ＫＣ−ＪＦＥＴ’ｉ集槓化することかできる。
これによってＣ−ＪＦＥＴｉ外付は部品として用いるこ
とＴｘ ＜ ｔＪｚ型化された集積回路部品として用意
することができるので、オーディオアンプの小型、＠量
化が可能になりコストダウンケ計ることもできるように
なる。
とＴｘ ＜ ｔＪｚ型化された集積回路部品として用意
することができるので、オーディオアンプの小型、＠量
化が可能になりコストダウンケ計ることもできるように
なる。
なお不文実施例で示した牛専体領域の導電型、不純物の
糧類等は一列を示したものであり、目的、用途に応じて
任意な選択、組み合せが可能である。
糧類等は一列を示したものであり、目的、用途に応じて
任意な選択、組み合せが可能である。
第１図は本発明実施例によるモノリシック集積回路を示
す断面図、第２１４Ｗ（ａ）〜（ｋ）は第１図の集積回
路部品の製法ｌ工８顯に示す断面図である。 Ｃ−ＪＰＥＴ・・・コンプリメンタリ−ジャンクション
型ＦＥＴ、Ｐ−ＪＦＥＴ・・・Ｐチャンネルジャンクシ
ョン型ＦＢＴ、Ｎ−ＪＰＥＴ・・・Ｎチャンネルジャン
クション堡ＦＥＴ、９８．７Ｂ、９Ｃ・・・Ｐ−ＪＥＴ
のチャンネル領域、６Ｂ・・・Ｎ−ＪＦＥＴのチャンネ
ル領域。 特許出願人 クラリオン株式会社
す断面図、第２１４Ｗ（ａ）〜（ｋ）は第１図の集積回
路部品の製法ｌ工８顯に示す断面図である。 Ｃ−ＪＰＥＴ・・・コンプリメンタリ−ジャンクション
型ＦＥＴ、Ｐ−ＪＦＥＴ・・・Ｐチャンネルジャンクシ
ョン型ＦＢＴ、Ｎ−ＪＰＥＴ・・・Ｎチャンネルジャン
クション堡ＦＥＴ、９８．７Ｂ、９Ｃ・・・Ｐ−ＪＥＴ
のチャンネル領域、６Ｂ・・・Ｎ−ＪＦＥＴのチャンネ
ル領域。 特許出願人 クラリオン株式会社
Claims (1)
- 【特許請求の範囲】 １、第１導ｔｉＬ型半導体領域が第２導電型牛導体領域
によって少なくとも第一と第二の二つの領域に分離され
、これらと第一と第二の第１溝を型半導体領域内には各
々同−深さの第二の第２導電型半導体領域が形成される
と共に各々の第二の第２導電型牛尋体領域内には同−深
さの第二の第１導電型牛導体領域が形成され、さらに−
力の第二の第１導電、型半導体領域内には第三の第２導
電型牛導体領域が形成され、−刃側に上記第二の第１導
電型牛専体領域をチャンネル領域とする第一のジャンク
ション型ＦＥＴが形成されると共に他力園に上記第二の
第２尋電型半導体領域７チヤンネル餉域とする第二のジ
ャンクション型ＦＥＴが形成されることを％鑓とするコ
ンプリメンタリ−ジャンクションｍＦＥＴｗ含む集積回
路。 ２、（４）第２尋ｉｉ！型牛導体基板に選択的に複数の
第１導＊ｍ牛導体領域を形成する工程、（８） 上記複
数の第１専を型半導体領域および第２導電型牛専体基板
に選択的に第２導電型不純物ケ導入する工程、 （Ｑ 上記第２導を型半導体基板上に第１導電型半導体
層を形成する工程、 （ロ 少な（とも上記第２導′ｖＬ型不縄物を第１４を
型子導体層内に拡散させて上記複数の第１導電型牛導体
饋域に接する第一のｍｌｌｔｍ半導体領域およびそれに
接しない第二の第２導電型牛導体領域を形成するために
熱処理する工程、（Ｅ） 上記第二の第２導電型牛導体
領域と接し第１専亀型午導体ＬＨを複数の領域に分離す
るための第三の第ｔｓ′ｈ型牛専体領域を形成する工程
、（杓 上記第一の第２導を型半導体領域をチャンネル
領域とする第一のジャンクション型ＦＥＴを形成する工
程、 日 上記第１導電型千尋体層をチャンネル領域とする第
二のジャンクションｍ Ｆ Ｅ Ｔ ｗ形成する工程。 ン含むことを特徴とするコンプリメンタリ−ジャンクシ
ョン型ＦＥＴを含む集積回路の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59113946A JPS60258948A (ja) | 1984-06-05 | 1984-06-05 | コンプリメンタリ−ジヤンクシヨン型ｆｅｔを含む集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59113946A JPS60258948A (ja) | 1984-06-05 | 1984-06-05 | コンプリメンタリ−ジヤンクシヨン型ｆｅｔを含む集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60258948A true JPS60258948A (ja) | 1985-12-20 |
Family
ID=14625165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59113946A Pending JPS60258948A (ja) | 1984-06-05 | 1984-06-05 | コンプリメンタリ−ジヤンクシヨン型ｆｅｔを含む集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60258948A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02244737A (ja) * | 1988-10-31 | 1990-09-28 | Texas Instr Inc <Ti> | 集積回路の製法 |
| EP0569204A2 (en) * | 1992-05-08 | 1993-11-10 | National Semiconductor Corporation | Method of making N-channel and P-channel junction field-effect transistors and CMOS transistors using a CMOS or bipolar/CMOS process |
| WO2008134225A2 (en) * | 2007-04-27 | 2008-11-06 | Dsm Solutions, Inc. | Integrated circuit switching device, structure and method of manufacture |
| US7525163B2 (en) | 2006-10-31 | 2009-04-28 | Dsm Solutions, Inc. | Semiconductor device, design method and structure |
| US7592841B2 (en) * | 2006-05-11 | 2009-09-22 | Dsm Solutions, Inc. | Circuit configurations having four terminal JFET devices |
| US7629812B2 (en) | 2007-08-03 | 2009-12-08 | Dsm Solutions, Inc. | Switching circuits and methods for programmable logic devices |
| US7646233B2 (en) | 2006-05-11 | 2010-01-12 | Dsm Solutions, Inc. | Level shifting circuit having junction field effect transistors |
| US7692220B2 (en) | 2007-05-01 | 2010-04-06 | Suvolta, Inc. | Semiconductor device storage cell structure, method of operation, and method of manufacture |
| US7710148B2 (en) | 2008-06-02 | 2010-05-04 | Suvolta, Inc. | Programmable switch circuit and method, method of manufacture, and devices and systems including the same |
| US7727821B2 (en) | 2007-05-01 | 2010-06-01 | Suvolta, Inc. | Image sensing cell, device, method of operation, and method of manufacture |
| US7764137B2 (en) | 2006-09-28 | 2010-07-27 | Suvolta, Inc. | Circuit and method for generating electrical solutions with junction field effect transistors |
| US8035139B2 (en) | 2007-09-02 | 2011-10-11 | Suvolta, Inc. | Dynamic random access memory having junction field effect transistor cell access device |
-
1984
- 1984-06-05 JP JP59113946A patent/JPS60258948A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02244737A (ja) * | 1988-10-31 | 1990-09-28 | Texas Instr Inc <Ti> | 集積回路の製法 |
| EP0569204A2 (en) * | 1992-05-08 | 1993-11-10 | National Semiconductor Corporation | Method of making N-channel and P-channel junction field-effect transistors and CMOS transistors using a CMOS or bipolar/CMOS process |
| EP0569204A3 (en) * | 1992-05-08 | 1994-11-02 | Nat Semiconductor Corp | Methods of manufacturing N-channel and P-channel junction field effect transistors using a CMOS or bipolar / CMOS method. |
| US7646233B2 (en) | 2006-05-11 | 2010-01-12 | Dsm Solutions, Inc. | Level shifting circuit having junction field effect transistors |
| US7592841B2 (en) * | 2006-05-11 | 2009-09-22 | Dsm Solutions, Inc. | Circuit configurations having four terminal JFET devices |
| US7764137B2 (en) | 2006-09-28 | 2010-07-27 | Suvolta, Inc. | Circuit and method for generating electrical solutions with junction field effect transistors |
| US7525163B2 (en) | 2006-10-31 | 2009-04-28 | Dsm Solutions, Inc. | Semiconductor device, design method and structure |
| US7968393B2 (en) | 2006-10-31 | 2011-06-28 | Suvolta, Inc. | Semiconductor device, design method and structure |
| WO2008134225A2 (en) * | 2007-04-27 | 2008-11-06 | Dsm Solutions, Inc. | Integrated circuit switching device, structure and method of manufacture |
| WO2008134225A3 (en) * | 2007-04-27 | 2009-05-22 | Dsm Solutions Inc | Integrated circuit switching device, structure and method of manufacture |
| US7692220B2 (en) | 2007-05-01 | 2010-04-06 | Suvolta, Inc. | Semiconductor device storage cell structure, method of operation, and method of manufacture |
| US7727821B2 (en) | 2007-05-01 | 2010-06-01 | Suvolta, Inc. | Image sensing cell, device, method of operation, and method of manufacture |
| US7629812B2 (en) | 2007-08-03 | 2009-12-08 | Dsm Solutions, Inc. | Switching circuits and methods for programmable logic devices |
| US8035139B2 (en) | 2007-09-02 | 2011-10-11 | Suvolta, Inc. | Dynamic random access memory having junction field effect transistor cell access device |
| US7710148B2 (en) | 2008-06-02 | 2010-05-04 | Suvolta, Inc. | Programmable switch circuit and method, method of manufacture, and devices and systems including the same |
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