JPS6022359A - Ｃｍｏｓ半導体装置の製造方法 - Google Patents
Ｃｍｏｓ半導体装置の製造方法Info
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- JPS6022359A JPS6022359A JP58130663A JP13066383A JPS6022359A JP S6022359 A JPS6022359 A JP S6022359A JP 58130663 A JP58130663 A JP 58130663A JP 13066383 A JP13066383 A JP 13066383A JP S6022359 A JPS6022359 A JP S6022359A
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- JP
- Japan
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- film
- region
- oxide film
- drain region
- forming
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はＣＭＯ８半導体装置の製造方法に関する。
従来、ＣＭＯ８牛導体装置の製造工程においては、Ｐチ
ャンネルとｎチャンネル両方のノース・ドレイン領域を
同時に形成できないため、それぞれ反対チャンネル領域
をホトレジスト膜、酪化膜、又はＡＡ蒸着膜等でマスク
して不純物の導入が行われていた。
ャンネルとｎチャンネル両方のノース・ドレイン領域を
同時に形成できないため、それぞれ反対チャンネル領域
をホトレジスト膜、酪化膜、又はＡＡ蒸着膜等でマスク
して不純物の導入が行われていた。
第１図（ａ）〜（ｆ）は従来のＣＭ ０８ 半導体装置
の製造工程の一例を示す断面図であｐｌこれについて説
明する。
の製造工程の一例を示す断面図であｐｌこれについて説
明する。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板ｌ
の表面にシリコン酸化膜２を形成し、所定部分のシリコ
ン酸化膜を除去したのち、Ｎ型不純物としてリンをイオ
ン注入し、押し込みを行いＮ型ウェル領域３を形成する
。
の表面にシリコン酸化膜２を形成し、所定部分のシリコ
ン酸化膜を除去したのち、Ｎ型不純物としてリンをイオ
ン注入し、押し込みを行いＮ型ウェル領域３を形成する
。
次に第１図（ｂ）に示すように、フィールド部以外の領
域を窒化シリコン膜で覆って酸化しフィールド酸化膜４
を形成する。続いて窒化シリコン膜を除去したのち、酸
化膜及びポリシリコン膜を順次形成したのち選択エツチ
ングし、Ｎ型ウェル領域とＮ型ウェルのない領域にゲー
ト酸化膜５とゲート電極６を形成する。
域を窒化シリコン膜で覆って酸化しフィールド酸化膜４
を形成する。続いて窒化シリコン膜を除去したのち、酸
化膜及びポリシリコン膜を順次形成したのち選択エツチ
ングし、Ｎ型ウェル領域とＮ型ウェルのない領域にゲー
ト酸化膜５とゲート電極６を形成する。
次に第１図（ｃ） Ｋ示すように、Ｎ型ウェル領域をホ
トレジスト膜７で覆い、熱拡散法によＪＮ型不純物、例
えばリンを拡散し、Ｎ型ウェルのない領域に第１のノー
ス・ドレイン領域８を形成する。
トレジスト膜７で覆い、熱拡散法によＪＮ型不純物、例
えばリンを拡散し、Ｎ型ウェルのない領域に第１のノー
ス・ドレイン領域８を形成する。
次に第１図（ｄ）に示すように、ホトレジスト膜７を除
去したのちＮ型ウェルのない領域をホトレジスト膜７′
で也ったのち、Ｐ型不純物としてホウ素を熱拡散しＮ型
ウェル領域に第２のソース・ドレイン領域９を形成する
。
去したのちＮ型ウェルのない領域をホトレジスト膜７′
で也ったのち、Ｐ型不純物としてホウ素を熱拡散しＮ型
ウェル領域に第２のソース・ドレイン領域９を形成する
。
次に第１図（ｅ） Ｉｃ示すように全面に保映用酸化膜
ｉｏを形成したのち所望の領域に開孔部１１を設ける。
ｉｏを形成したのち所望の領域に開孔部１１を設ける。
こののちＡｔを蒸着し、選択的にＡｔ配線１２を形成し
て第１図（ｆ）に示す（ＪｉＯ８半導体装置が完成する
。
て第１図（ｆ）に示す（ＪｉＯ８半導体装置が完成する
。
上記の従来のＣＭＯ８半導体装置の製造方法においては
、第１図（Ｃ）及び（ｄ）に示−したように、第１及び
第２のソース・ドレイン領域を形成する場合、Ｎ型ウェ
ル領域とＮ型ウェルのない領域をそれぞれ別のホトレジ
スト膀で傷い不純物を導入しなければならない。従って
２度のホトレジスト工程を必要とすると共に、内領域が
不純物ＶＣより汚染されるという欠点がある。またノー
ス・ドレイン領域は熱拡散により深く形成されると共に
ゲート−：９化膜５の下部にも回りこむために１実効果
的なチャンネル幅が狭くなりＣＭＯ８半導体装１ｈ−の
高密度化を難しくするという欠点がある。更にゲート電
極とノース・ドレイン領域の重なりが大きくなると、寄
生容量が大となり周波数特性を悪化させる欠点がある。
、第１図（Ｃ）及び（ｄ）に示−したように、第１及び
第２のソース・ドレイン領域を形成する場合、Ｎ型ウェ
ル領域とＮ型ウェルのない領域をそれぞれ別のホトレジ
スト膀で傷い不純物を導入しなければならない。従って
２度のホトレジスト工程を必要とすると共に、内領域が
不純物ＶＣより汚染されるという欠点がある。またノー
ス・ドレイン領域は熱拡散により深く形成されると共に
ゲート−：９化膜５の下部にも回りこむために１実効果
的なチャンネル幅が狭くなりＣＭＯ８半導体装１ｈ−の
高密度化を難しくするという欠点がある。更にゲート電
極とノース・ドレイン領域の重なりが大きくなると、寄
生容量が大となり周波数特性を悪化させる欠点がある。
本発明の目的は、上記欠点を除去し、ノース・ドレイン
領域形成時のマスク工程を削減する′と共に、ポリシリ
コン膜を通して不純物イオンを導入することにより汚染
を防止し、周波数容性が良く、高密度化が可能なＣＭＯ
Ｓ半導体装置の製逍方法を提供することにある。
領域形成時のマスク工程を削減する′と共に、ポリシリ
コン膜を通して不純物イオンを導入することにより汚染
を防止し、周波数容性が良く、高密度化が可能なＣＭＯ
Ｓ半導体装置の製逍方法を提供することにある。
本発明によるＣＭＯ８半導体装置の製造方法は、−４電
型半導体基板上に反対導電型ウェル領域を形成する工程
と、該ウェル領域を囲むフィールド酸化膜を形成する工
程と、前記ウェル領域とウェルのない領域にゲート絶縁
膜とゲート電極を形成する工程と、全面にポリシリコン
膜と耐酸化性絶縁膜を形成し、前言し、ウェル領域とウ
ェルのない領域のうちの一方の領域上の耐酸化性絶縁膜
を除去する工程と、前記耐酸化性膜をマスクとし前記一
方の領域に一方の領域と反対の導電型不純物を導入し第
１のノース・ドレイン領域を形成する工程と、前記耐酸
化性絶縁膜をマスクとして前記一方の領域上のポリシリ
コン膜を酸化膜に変換する工程と、前記酸化膜をマスク
として前記他方の領域上の耐酸化性絶縁膜を除去し、前
記他方の領域に他方の領域と反対の導電型不純物を導入
し第２のソース・ドレイン領域を形成する工程とを含ん
で構成される。
型半導体基板上に反対導電型ウェル領域を形成する工程
と、該ウェル領域を囲むフィールド酸化膜を形成する工
程と、前記ウェル領域とウェルのない領域にゲート絶縁
膜とゲート電極を形成する工程と、全面にポリシリコン
膜と耐酸化性絶縁膜を形成し、前言し、ウェル領域とウ
ェルのない領域のうちの一方の領域上の耐酸化性絶縁膜
を除去する工程と、前記耐酸化性膜をマスクとし前記一
方の領域に一方の領域と反対の導電型不純物を導入し第
１のノース・ドレイン領域を形成する工程と、前記耐酸
化性絶縁膜をマスクとして前記一方の領域上のポリシリ
コン膜を酸化膜に変換する工程と、前記酸化膜をマスク
として前記他方の領域上の耐酸化性絶縁膜を除去し、前
記他方の領域に他方の領域と反対の導電型不純物を導入
し第２のソース・ドレイン領域を形成する工程とを含ん
で構成される。
次に本発明の実施例を図面を用いて説明する。
第２図（ａ）〜（ｆ）は本発明の一実施例の製造１輻を
説明するための断面図である。
説明するための断面図である。
本実施例の初期の工程は従来のｃｘｌｏｓの製造工程と
はｆｆ同一である。
はｆｆ同一である。
まず第２図（ａ） Ｋ示すように、Ｐ型シリコン基板１
の表面にリンを拡散し７ｔＮ型ウエル領域３を形成した
のち、このＮ型ウェル領域を囲むフィールド酸化膜４を
形成する。続いて酸化膜とポリシリコン膜を形成したの
ち選択エツチングし、Ｎ型ウェル領域とＮ型ウェルのな
い領域にゲート酸化膜５とゲート電極６を形成し史に全
面にポリシリコン膜２０を形成する。
の表面にリンを拡散し７ｔＮ型ウエル領域３を形成した
のち、このＮ型ウェル領域を囲むフィールド酸化膜４を
形成する。続いて酸化膜とポリシリコン膜を形成したの
ち選択エツチングし、Ｎ型ウェル領域とＮ型ウェルのな
い領域にゲート酸化膜５とゲート電極６を形成し史に全
面にポリシリコン膜２０を形成する。
次に第２図（ｂ）に示すように、全面（・で望化シリコ
ン膜２１を形成したのちＮ型ウェル領域以外の窒化シリ
コン膜を除去する。続いて残留した窒化シ！Ｊニア７Ｊ
ＩＫ２１をマスクとしてポリシリコン膜２０を通して、
Ｎ型不純物として砒素をイオン注入し、Ｎ型ウェルのな
い領域に第１のソース・ドレイン領域２８を形成する。
ン膜２１を形成したのちＮ型ウェル領域以外の窒化シリ
コン膜を除去する。続いて残留した窒化シ！Ｊニア７Ｊ
ＩＫ２１をマスクとしてポリシリコン膜２０を通して、
Ｎ型不純物として砒素をイオン注入し、Ｎ型ウェルのな
い領域に第１のソース・ドレイン領域２８を形成する。
次に第２図（Ｃ）に示すように、上記残留した窒化シリ
コン膜２１をマスクとして熱酸化を行ない、Ｎ型ウェル
のない領域上のポリシリコン膜をシリコン酸化膜２４に
変換する。この時フィールド酸化膜４上のポリシリコン
膜も酸化されフィールド酸化膜は厚くなる。
コン膜２１をマスクとして熱酸化を行ない、Ｎ型ウェル
のない領域上のポリシリコン膜をシリコン酸化膜２４に
変換する。この時フィールド酸化膜４上のポリシリコン
膜も酸化されフィールド酸化膜は厚くなる。
次に第２図（ｄ）ｉｃ示すように、シリコン酸化膜２４
をマスクとしてＮ型ウェル領域３上の残留した窒化シリ
コン膜２１を除去したのち、−Ｐ型不純物としてホウ素
をポリシリコン膜２０を通してイオン注入し第２のノー
ス・ドレイン領域２９を形成する。
をマスクとしてＮ型ウェル領域３上の残留した窒化シリ
コン膜２１を除去したのち、−Ｐ型不純物としてホウ素
をポリシリコン膜２０を通してイオン注入し第２のノー
ス・ドレイン領域２９を形成する。
次に第２［１Ｊ（ｅ）Ｋ示すように、シリコン酸化膜２
４をマスクとして熱酸化を行ないＮ型ウェル領域３上の
ポリシリコン膜２０をシリコン酸化膜２４′に変換する
。
４をマスクとして熱酸化を行ないＮ型ウェル領域３上の
ポリシリコン膜２０をシリコン酸化膜２４′に変換する
。
次に第２図（ｆ）に示すように、全面に保護用酸化膜３
０を形成したのち所定の領域に開孔部を設ける。続いて
Ａｔを蒸着したのち選択的にエツチングし、Ａｔ配線１
２を形成してＣΔ・１０８半導体装置を完成させる。
０を形成したのち所定の領域に開孔部を設ける。続いて
Ａｔを蒸着したのち選択的にエツチングし、Ａｔ配線１
２を形成してＣΔ・１０８半導体装置を完成させる。
上述の製造方法により得られたＣＭＯ８半導体装１＾、
は、ポリシリコン膜を通して不純物イオンが導入され第
１及び第２のソース・ドレイン領域が形成されるため他
の不純物による汚染が防止さ几ると共に、形成されたノ
ース・トレイン領域は浅くそのためゲート電極とノース
・ドレイン領域の重なりは小さくなり、従ってショート
チャンネルができると共に、寄生容量の小さなものとな
る。
は、ポリシリコン膜を通して不純物イオンが導入され第
１及び第２のソース・ドレイン領域が形成されるため他
の不純物による汚染が防止さ几ると共に、形成されたノ
ース・トレイン領域は浅くそのためゲート電極とノース
・ドレイン領域の重なりは小さくなり、従ってショート
チャンネルができると共に、寄生容量の小さなものとな
る。
ｔｉ、第１及び第２のソース・ドレイン領域を形成する
際にポリシリコン膜上の窒化シリコン膜及びポリシリコ
ン膜を酸化したシリコン酸化膜とをマスクとして用いる
ため、従来の製造方法のようにマスク形成のｌとめの２
度のホトレジスト工程を用いる必要はない。更に、ポリ
シリコン膜の酸化膜への変換は、第２図（Ｃ）〜（ｆ’
）に示したようにフィールド酸化膜を厚くすることにも
なり、ＣＭＯ８半導体を構成する各拡散世域間の分離は
より完全なものとなる。
際にポリシリコン膜上の窒化シリコン膜及びポリシリコ
ン膜を酸化したシリコン酸化膜とをマスクとして用いる
ため、従来の製造方法のようにマスク形成のｌとめの２
度のホトレジスト工程を用いる必要はない。更に、ポリ
シリコン膜の酸化膜への変換は、第２図（Ｃ）〜（ｆ’
）に示したようにフィールド酸化膜を厚くすることにも
なり、ＣＭＯ８半導体を構成する各拡散世域間の分離は
より完全なものとなる。
上記実施例ではＰ型シリコン基板を用いた場合について
ｉ−レ明したがこれＶｔ限定されるものではなく、Ｎ型
シリコン基板を用いても同様にＣＭＯＳ半導体装置を製
造することができる。
ｉ−レ明したがこれＶｔ限定されるものではなく、Ｎ型
シリコン基板を用いても同様にＣＭＯＳ半導体装置を製
造することができる。
以上詳細に説明したように、本発明によれは、ノース・
ドレイン領域形成時のマスクエ８が削減されると共に、
ポリシリコン膜を通して不純物イオンを導入する仁とに
より、拡散領域の汚染を防止し、周波数特性がよく、尚
密度化可能なＣＭＯ８半導体装１ｉの製造方法が得られ
るのでその効果は大きい。
ドレイン領域形成時のマスクエ８が削減されると共に、
ポリシリコン膜を通して不純物イオンを導入する仁とに
より、拡散領域の汚染を防止し、周波数特性がよく、尚
密度化可能なＣＭＯ８半導体装１ｉの製造方法が得られ
るのでその効果は大きい。
第１図（ａ）〜（ｆ）は谷々従来のＣｆＶ１０Ｓ半導体
装置の製造工程の一例を示す工程順断面図、第２図（ａ
）〜（ｆ）は各々本発明の一実施例の製造工程を詣、明
すやための工程Ｊ胆断面図である。 なお図において、１・・・・・・Ｐ型シリコン基板、２
・・・・・・シリコン酸化膜、３・・・・・・Ｎ型ウェ
ル領域、４・・・・・・フィールド酸化膜、５・・・・
・・ゲート酸化膜、６・・・・・・ゲート電極、７．７
’・・・・・・ホトレジスト膜、８・・・・・・第１の
ノース・ドレイン領域、９・・・・・・第２０ノース・
ドレイン領域、ｌｏ・・・・・・保護用酸化膜、１１・
・・・−・開孔部、１２・・・・・・Ａｔ配線、２０・
・・・・・ポリシリコン膜、２１・・・・・・窒化シリ
コンＩＩＬ２４゜２４′・・・−・・シ’） ：Ｉ ン
ｆｆｊ化Ｌ ２８・・・・・・縞工の７−ス・ドレイン
領域、２９・・・・・・第２のノース・ドレイン領域、
３０・・・・・・イイ”護用酸化膜、である。
装置の製造工程の一例を示す工程順断面図、第２図（ａ
）〜（ｆ）は各々本発明の一実施例の製造工程を詣、明
すやための工程Ｊ胆断面図である。 なお図において、１・・・・・・Ｐ型シリコン基板、２
・・・・・・シリコン酸化膜、３・・・・・・Ｎ型ウェ
ル領域、４・・・・・・フィールド酸化膜、５・・・・
・・ゲート酸化膜、６・・・・・・ゲート電極、７．７
’・・・・・・ホトレジスト膜、８・・・・・・第１の
ノース・ドレイン領域、９・・・・・・第２０ノース・
ドレイン領域、ｌｏ・・・・・・保護用酸化膜、１１・
・・・−・開孔部、１２・・・・・・Ａｔ配線、２０・
・・・・・ポリシリコン膜、２１・・・・・・窒化シリ
コンＩＩＬ２４゜２４′・・・−・・シ’） ：Ｉ ン
ｆｆｊ化Ｌ ２８・・・・・・縞工の７−ス・ドレイン
領域、２９・・・・・・第２のノース・ドレイン領域、
３０・・・・・・イイ”護用酸化膜、である。
Claims (1)
- 一導電型半導体基板上に反対導電型ウェル領域を形成す
る工程と、該ウェル領域を囲むフィールド酸化膜を形成
する工程と、前記ウェル領域とウェルのない領域にゲー
ト絶縁膜とケート電極を形成する工程と、全面にポリシ
リコン膜と耐酸化性絶縁膜を形成し、前記ウェル領域と
ウェルのない領域のうちの一方の領域上の耐酸化性絶縁
膜を除去する工程と、前記耐酸化性膜をマスクとし前記
一方の領域に一方の領域と反対の導電型不純物を導入し
第１のソース・ドレイン領域を形成する工程と、前記耐
酸化性絶縁膜をマスクとして前記一方の領域上のポリシ
リコン膜を酸化膜に変換する工程と、前記酸化膜をマス
クとして前記他方の領域上の耐酸化性絶縁膜を除去し、
前記他方の領域に他方の領域と反対の導電型不純物を尋
人し第２のノース・ドレイン領域を形成する工程とを含
むことを特徴とするＣＭＯＦ３＃−導体装鈴の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130663A JPS6022359A (ja) | 1983-07-18 | 1983-07-18 | Ｃｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130663A JPS6022359A (ja) | 1983-07-18 | 1983-07-18 | Ｃｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6022359A true JPS6022359A (ja) | 1985-02-04 |
Family
ID=15039632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58130663A Pending JPS6022359A (ja) | 1983-07-18 | 1983-07-18 | Ｃｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022359A (ja) |
-
1983
- 1983-07-18 JP JP58130663A patent/JPS6022359A/ja active Pending
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