JPS63291455A - Ｂｉ−ＣＭＯＳ半導体装置 - Google Patents
Ｂｉ−ＣＭＯＳ半導体装置Info
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- JPS63291455A JPS63291455A JP12755687A JP12755687A JPS63291455A JP S63291455 A JPS63291455 A JP S63291455A JP 12755687 A JP12755687 A JP 12755687A JP 12755687 A JP12755687 A JP 12755687A JP S63291455 A JPS63291455 A JP S63291455A
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、同一半導体装置上に高周波バイポーラ・トラ
ンジスタと微細化相補型ＭＯＳトランジスタを集積した
高周波、高速のアナログ、デジタル混在型の半導体集積
回路に関するものである。
ンジスタと微細化相補型ＭＯＳトランジスタを集積した
高周波、高速のアナログ、デジタル混在型の半導体集積
回路に関するものである。
従来の技術
従来、バイポーラ・トランジスタと相補型ＭＯＳトラン
ジスタとを同一基板上に集積化して回路構成した、いわ
ゆる、Ｂ ｉ −ＣＭＯ３構造の半導体装置では、バイ
ポーラ・トランジスタの高周波化のために、浅い接合深
さを持つ低不純物濃度の活性ベース領域と高不純物濃度
の外部ベース領域の構造をとっていた。このような構造
では、外部ベース領域の低抵抗化と接合深さをさらに浅
（することには限界があった。
ジスタとを同一基板上に集積化して回路構成した、いわ
ゆる、Ｂ ｉ −ＣＭＯ３構造の半導体装置では、バイ
ポーラ・トランジスタの高周波化のために、浅い接合深
さを持つ低不純物濃度の活性ベース領域と高不純物濃度
の外部ベース領域の構造をとっていた。このような構造
では、外部ベース領域の低抵抗化と接合深さをさらに浅
（することには限界があった。
発明が解決しようとする問題点
従来構造では、バイポーラ・トランジスタの高周波化に
は浅い接合深さかつ低不純物濃度の活性ベース領域と低
抵抗外部ベースが必要であり、また、活性ベース領域は
抵抗が高いために、この活性ベースをＰ型ＭＯＳトラン
ジスタのソース、ドレインと共用することは、ＭＯＳト
ランジスタの高周波特性を劣化させるため、不可能であ
った。
は浅い接合深さかつ低不純物濃度の活性ベース領域と低
抵抗外部ベースが必要であり、また、活性ベース領域は
抵抗が高いために、この活性ベースをＰ型ＭＯＳトラン
ジスタのソース、ドレインと共用することは、ＭＯＳト
ランジスタの高周波特性を劣化させるため、不可能であ
った。
さらに、バイポーラ・トランジスタの外部ベース、エミ
ッタ多結晶シリコン及びＭＯＳ）ランジスタのゲート多
結晶シリコン、ソース、ドレインの抵抗値を数Ω／口程
度にまで下げることは、不鈍物濃度と接合深さの制約に
より不可能であった。
ッタ多結晶シリコン及びＭＯＳ）ランジスタのゲート多
結晶シリコン、ソース、ドレインの抵抗値を数Ω／口程
度にまで下げることは、不鈍物濃度と接合深さの制約に
より不可能であった。
問題点を解決するための手段
本発明は、バイポーラ・トランジスタの活性ベースとＰ
型ＭＯ３トランジスタのソース、ドレインを共用し、外
部へ−ス領域、ソース、ドレイン領域、エミッタ多結晶
シリコン電極及びゲート多結晶シリコン電極の各々の表
面を金属シリサイドで構成したものである。
型ＭＯ３トランジスタのソース、ドレインを共用し、外
部へ−ス領域、ソース、ドレイン領域、エミッタ多結晶
シリコン電極及びゲート多結晶シリコン電極の各々の表
面を金属シリサイドで構成したものである。
作用
前述したように、バイポーラ・トランジスタの活性ベー
スをＰ型ＭＯＳトランジスタのソース・ドレインと共用
するためには、数百Ωから数キロΩのシート抵抗値を１
００Ω程度に下げる必要があるが、本発明によると、外
部ベース領域、ソース、ドレイン領域、エミッタ多結晶
シリコン電極及びゲート多結晶シリコン電極の各表面部
分を数Ωのシート抵抗値の金属シリサイドで覆うことに
より、各々のシート抵抗値を数Ω程度までに低下させる
ことができる。従って、バイポーラ・トランジスタには
外部ベース形成工程が不要となり、ベース抵抗は十分低
くすることが可能であり、同様にエミッタ抵抗も十分低
くなるため優れた高周波特性が得られる。また、相補型
ＭＯＳトランジスタのソース、ドレイン及びゲート多結
晶シリコンのシート抵抗値も従来の構造に比べ、約１０
分の工程度とすることができるため、高集積化、高速化
が実現できる。
スをＰ型ＭＯＳトランジスタのソース・ドレインと共用
するためには、数百Ωから数キロΩのシート抵抗値を１
００Ω程度に下げる必要があるが、本発明によると、外
部ベース領域、ソース、ドレイン領域、エミッタ多結晶
シリコン電極及びゲート多結晶シリコン電極の各表面部
分を数Ωのシート抵抗値の金属シリサイドで覆うことに
より、各々のシート抵抗値を数Ω程度までに低下させる
ことができる。従って、バイポーラ・トランジスタには
外部ベース形成工程が不要となり、ベース抵抗は十分低
くすることが可能であり、同様にエミッタ抵抗も十分低
くなるため優れた高周波特性が得られる。また、相補型
ＭＯＳトランジスタのソース、ドレイン及びゲート多結
晶シリコンのシート抵抗値も従来の構造に比べ、約１０
分の工程度とすることができるため、高集積化、高速化
が実現できる。
実施例
図は本発明の一実施例のＢ ｉ −ＣＭＯＳ半導体装置
の要部断面構造図を示したもので、この図に従って説明
を行う。
の要部断面構造図を示したもので、この図に従って説明
を行う。
Ｐ型シリコン基板１にＮ＋不純物（例えばＡｓ。
Ｐ、Ｓｂ）埋込層２、Ｐ＋不純物（例えばＢ）埋込層３
を形成し、Ｎ型エピタキシャル層４を成長する。次に、
Ｐウェル５を形成した後、Ｎ＋不純物（例えば、Ｐ、Ａ
ｓ）コレクタウオール６を形成し、ＬＯＧＯ８技術によ
り形成した酸化膜７でトランジスタを分離する。次に、
ゲート酸化膜８を形成した後、ゲート多結晶シリコン９
を形成し、選択的にバイポーラ・トランジスタのベース
領域１０’とＰ型ＭＯＳトランジスタのソース。
を形成し、Ｎ型エピタキシャル層４を成長する。次に、
Ｐウェル５を形成した後、Ｎ＋不純物（例えば、Ｐ、Ａ
ｓ）コレクタウオール６を形成し、ＬＯＧＯ８技術によ
り形成した酸化膜７でトランジスタを分離する。次に、
ゲート酸化膜８を形成した後、ゲート多結晶シリコン９
を形成し、選択的にバイポーラ・トランジスタのベース
領域１０’とＰ型ＭＯＳトランジスタのソース。
ドレイン領域１０にイオン注入を行いＰ＋不純物（例え
ばＢ、ＢＦ２）半導体領域とする。次に、エミッタ部分
のゲート酸化膜を除去し、Ｎ型ＭＯＳトランジスタのソ
ース、ドレイン領域１１′と同時に、イオン注入を行い
、Ｎ＋不純物（例えばＡｓ、Ｓｂ）半導体領域１１とし
た後、エミッタ多結晶シリコン１２を形成し、側壁酸化
膜１３を設ける。最後に、高融点金属（例えば、Ｗ、Ｔ
ｉ。
ばＢ、ＢＦ２）半導体領域とする。次に、エミッタ部分
のゲート酸化膜を除去し、Ｎ型ＭＯＳトランジスタのソ
ース、ドレイン領域１１′と同時に、イオン注入を行い
、Ｎ＋不純物（例えばＡｓ、Ｓｂ）半導体領域１１とし
た後、エミッタ多結晶シリコン１２を形成し、側壁酸化
膜１３を設ける。最後に、高融点金属（例えば、Ｗ、Ｔ
ｉ。
Ｍｏ）を成長し、熱処理により、前記外部ベース領域１
０′、ソース、ドレイン領域１０．１１’、ゲート多結
晶シリコン９及びエミッタ多結晶シリコン１２の各表面
部分に、それぞれ、金属シリサイド１４を形成する。
０′、ソース、ドレイン領域１０．１１’、ゲート多結
晶シリコン９及びエミッタ多結晶シリコン１２の各表面
部分に、それぞれ、金属シリサイド１４を形成する。
発明の効果
本発明によれば、バイポーラ・トランジスタの外部ベー
ス領域、エミッタ多結晶シリコン電極。
ス領域、エミッタ多結晶シリコン電極。
相補型ＭＯ３トランジスタのソース、ドレイン領域及び
ゲート多結晶シリコン電極の各部のシート抵抗値を各々
、数Ω／口程度にまで低抵抗化が可能であり、また、活
性ベース領域とＰ型ＭＯＳトランジスタのソース、ドレ
インを共用できるため、工程の簡略化も実現できる。従
って、高集積化と高速性に優れたＢ１−ＣＭＯＳ構造の
半導体装置を実現することができる。
ゲート多結晶シリコン電極の各部のシート抵抗値を各々
、数Ω／口程度にまで低抵抗化が可能であり、また、活
性ベース領域とＰ型ＭＯＳトランジスタのソース、ドレ
インを共用できるため、工程の簡略化も実現できる。従
って、高集積化と高速性に優れたＢ１−ＣＭＯＳ構造の
半導体装置を実現することができる。
図面は本発明の一実施例を示した断面図である。
１・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ＋
埋込層、３・・・・・・Ｐ＋埋込層、４・・・・・・Ｎ
型エピタキシャル層、５・・・・・・Ｐウェル、６・・
・・・・Ｎ＋コレクタウオール、７・・・・・・ＬＯＣ
Ｏ３酸化膜、８・・・・・・ゲート酸化膜、９・・・・
・・ゲート多結晶シリコン電極、１０・・・・・・Ｐ型
ＭＯＳトランジスタのソース、ドレイン領域、１０−・
・・・・活性ベース領域、１１・・・・・・Ｎ＋エミッ
タ領域、１１′・・・・・・Ｎ型ＭＯＳトランジスタの
ソース、ドレイン領域、１２・・・・・・エミッタ多結
晶シリコン電極、１３・・・・・・側壁酸化膜、１４・
旧・・金属シリサイド。 代理人の氏名 弁理士 中尾敏男 はが１名３−・−Ｐ
９理込層 ｔｏ−ｐ型前ｏｓトランジヌタの １４−一金属シリプイド
埋込層、３・・・・・・Ｐ＋埋込層、４・・・・・・Ｎ
型エピタキシャル層、５・・・・・・Ｐウェル、６・・
・・・・Ｎ＋コレクタウオール、７・・・・・・ＬＯＣ
Ｏ３酸化膜、８・・・・・・ゲート酸化膜、９・・・・
・・ゲート多結晶シリコン電極、１０・・・・・・Ｐ型
ＭＯＳトランジスタのソース、ドレイン領域、１０−・
・・・・活性ベース領域、１１・・・・・・Ｎ＋エミッ
タ領域、１１′・・・・・・Ｎ型ＭＯＳトランジスタの
ソース、ドレイン領域、１２・・・・・・エミッタ多結
晶シリコン電極、１３・・・・・・側壁酸化膜、１４・
旧・・金属シリサイド。 代理人の氏名 弁理士 中尾敏男 はが１名３−・−Ｐ
９理込層 ｔｏ−ｐ型前ｏｓトランジヌタの １４−一金属シリプイド
Claims (1)
- バイポーラ・トランジスタと相補型ＭＯＳトランジスタ
とを有し、前記バイポーラ・トランジスタの半導体装置
活性ベースのＰ型（又はＮ型）半導体領域を前記相補型
ＭＯＳトランジスタのＮ型またはＰ型ソース、ドレイン
領域と共用し、前記ベース領域、前記ソース、ドレイン
領域、前記相補型ＭＯＳトランジスタのゲート多結晶シ
リコン電極及び前記バイポーラ・トランジスタのエミッ
タ、コレクタ多結晶シリコン電極の各表面を低抵抗の金
属シリサイドで覆った構造を特徴とするＢｉ−ＣＭＯＳ
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12755687A JPS63291455A (ja) | 1987-05-25 | 1987-05-25 | Ｂｉ−ＣＭＯＳ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12755687A JPS63291455A (ja) | 1987-05-25 | 1987-05-25 | Ｂｉ−ＣＭＯＳ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63291455A true JPS63291455A (ja) | 1988-11-29 |
Family
ID=14962937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12755687A Pending JPS63291455A (ja) | 1987-05-25 | 1987-05-25 | Ｂｉ−ＣＭＯＳ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63291455A (ja) |
-
1987
- 1987-05-25 JP JP12755687A patent/JPS63291455A/ja active Pending
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