JPS6020571A - 半導体装置 - Google Patents
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- JPS6020571A JPS6020571A JP12764683A JP12764683A JPS6020571A JP S6020571 A JPS6020571 A JP S6020571A JP 12764683 A JP12764683 A JP 12764683A JP 12764683 A JP12764683 A JP 12764683A JP S6020571 A JPS6020571 A JP S6020571A
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000009792 diffusion process Methods 0.000 claims abstract description 67
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- 241000270666 Testudines Species 0.000 claims 1
- 239000004020 conductor Substances 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 25
- 239000012535 impurity Substances 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- 150000002500 ions Chemical class 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 230000001590 oxidative effect Effects 0.000 description 6
- 238000001259 photo etching Methods 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 229910005091 Si3N Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- OQCFWECOQNPQCG-UHFFFAOYSA-N 1,3,4,8-tetrahydropyrimido[4,5-c]oxazin-7-one Chemical compound C1CONC2=C1C=NC(=O)N2 OQCFWECOQNPQCG-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000010301 surface-oxidation reaction Methods 0.000 description 2
- -1 BF2 ions Chemical class 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体技術さらには半導体集積回路に適用
して特に省効な技術に関するもＣ）で、例えばＭＯ８集
枦回路におけるノ（イポーラトランジスタの形成に適用
して有効な技術に関するものである。
して特に省効な技術に関するもＣ）で、例えばＭＯ８集
枦回路におけるノ（イポーラトランジスタの形成に適用
して有効な技術に関するものである。
本発明者は、集積回路技術について以下に述べるような
技術を開発した。すなわち、ＣＭＯ８集積回路技術にお
いてＮ形半導体基板上にＰウェル領域を形成して、との
Ｐウェル領域にＮチャンネル形のＭＯＳＦＥＴ（絶縁ゲ
ート型電界効果トランジスタ）を形成しそこで、このＰ
ウェル領域を利用して、出力部の最終段等において駆動
能力の小さなＣＭＯＳインノ（−夕の代わりに第１図に
示すようなバイポーラトランジスタを形成して出力用ト
ランジスタを構成する技術である。
技術を開発した。すなわち、ＣＭＯ８集積回路技術にお
いてＮ形半導体基板上にＰウェル領域を形成して、との
Ｐウェル領域にＮチャンネル形のＭＯＳＦＥＴ（絶縁ゲ
ート型電界効果トランジスタ）を形成しそこで、このＰ
ウェル領域を利用して、出力部の最終段等において駆動
能力の小さなＣＭＯＳインノ（−夕の代わりに第１図に
示すようなバイポーラトランジスタを形成して出力用ト
ランジスタを構成する技術である。
すなわち、ＣＭＯ８集積回路においてｄ、Ｎ形半導体基
板１上にＰウェル領域の製造工程と同時にベース領域と
なるＰＪｌｐ拡散軸拡散全域２ｌ〜、このＰ形拡散領域
２上にエミ・ツタ領域となるＮ 領域３をソース、ドレ
イン領域の形成と同時に形ＦＪｙする。これにより、全
くプロセスを変更することな（ＣＭＯ８集積回路上にＮ
ＰＮ形の）（イボーラトランジスタを構成しようとする
ものである。
板１上にＰウェル領域の製造工程と同時にベース領域と
なるＰＪｌｐ拡散軸拡散全域２ｌ〜、このＰ形拡散領域
２上にエミ・ツタ領域となるＮ 領域３をソース、ドレ
イン領域の形成と同時に形ＦＪｙする。これにより、全
くプロセスを変更することな（ＣＭＯ８集積回路上にＮ
ＰＮ形の）（イボーラトランジスタを構成しようとする
ものである。
しかしながら、第１図に示すような構造の）くイボーラ
トランジスタは、トランジスタの件能よりもむしろ製造
フロセスに重きをおいて、これを変更しないように設計
しているため、トランジスタとしての動作速度や特性は
どうして本バイポーラ集積回路上のトランジスタよりも
かなり劣ってし甘うという問題点があることが分かった
。
トランジスタは、トランジスタの件能よりもむしろ製造
フロセスに重きをおいて、これを変更しないように設計
しているため、トランジスタとしての動作速度や特性は
どうして本バイポーラ集積回路上のトランジスタよりも
かなり劣ってし甘うという問題点があることが分かった
。
この発明は、顕著な効果を奏する半導体技術を提供する
ことにある。
ことにある。
本発明の１つの目的は、新規なセルフ番アライメント技
術を提供することにある。
術を提供することにある。
本発明の１つの目的は、簡単なプロセスにより、異なる
深さの拡散領域を形成するプロセス技術を提供すること
にある。
深さの拡散領域を形成するプロセス技術を提供すること
にある。
この発明の他の目的は、例えばＭＯ８集積回路に適用し
た場合に、ＭＯ８集積回路の製造プロセスをほとんど変
更することなく同一半導体基板上に動作速度が速く特性
のすぐれたバイポーラトランジスタを構成できるように
することを目的とする。
た場合に、ＭＯ８集積回路の製造プロセスをほとんど変
更することなく同一半導体基板上に動作速度が速く特性
のすぐれたバイポーラトランジスタを構成できるように
することを目的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
［発明の概要］
本Ｉｌｌにおいて開示される発明のうち代表的なものの
概要を簡単に説明すれば、下記のとおねである。
概要を簡単に説明すれば、下記のとおねである。
すなわちこの発明は、例えばＭＯ８集積回路において、
半導体基板上に形成されるバイポーラトランジスタのベ
ースとなる領域の表面の少なくともエミッタ領域以の部
分に比較的厚い酸化膜が存在する構造となるようにバイ
ポーラトランジスタを形成させることによって、エミ・
ツタ領域が形成される部分には予めシリコンナイトライ
ド（８１ｑＮ４ ）膜を形成してベース領域の不純物熱
拡散と基板表面のフィールド酸化膜の形成とを進行させ
ると、シリコンナイトライドの下方での拡散速度は遅く
、フィールド酸化膜下方の拡散速度は速くでるという作
用で、エミッタ領域下方のベース領域は薄く−され、他
の部分は比較的厚くされることにより、プロセスをほと
んど変更することなく動作速度の速いバイポーラトラン
ジスタを構成できるという上記目的を達成するものであ
る。
半導体基板上に形成されるバイポーラトランジスタのベ
ースとなる領域の表面の少なくともエミッタ領域以の部
分に比較的厚い酸化膜が存在する構造となるようにバイ
ポーラトランジスタを形成させることによって、エミ・
ツタ領域が形成される部分には予めシリコンナイトライ
ド（８１ｑＮ４ ）膜を形成してベース領域の不純物熱
拡散と基板表面のフィールド酸化膜の形成とを進行させ
ると、シリコンナイトライドの下方での拡散速度は遅く
、フィールド酸化膜下方の拡散速度は速くでるという作
用で、エミッタ領域下方のベース領域は薄く−され、他
の部分は比較的厚くされることにより、プロセスをほと
んど変更することなく動作速度の速いバイポーラトラン
ジスタを構成できるという上記目的を達成するものであ
る。
以下図面を用いてこの発明を具体的に説明する。
第２図〜第５図は、本発明をＣＭＯ８集積回路に適用し
また場合の一実施例を製造工程順に示したものである。
また場合の一実施例を製造工程順に示したものである。
この実施例では、特に制限されないが、Ｎ型シリコン基
板のような半導体基鈑１上のＮチャンネルＭＯ８ＦＥＴ
（絶縁ゲート型′ｒＱ（、界効果トランジスタ）が形成
されるべき部分に、基板と異な不導電型のＰウェル領域
２が形成され、このＰウェル領域２およびＮ型半導体基
板】の表面に５ｉ０２膜（酸化シリコン膜）４が表面酸
化により形成されている。この場合、Ｐウェル領域２の
表面の５ｉ０２膜４は薄＜（３５０λ程度）、他の部分
の５ｉ０２膜４は厚く（１１００久程度）になるように
形成される。
板のような半導体基鈑１上のＮチャンネルＭＯ８ＦＥＴ
（絶縁ゲート型′ｒＱ（、界効果トランジスタ）が形成
されるべき部分に、基板と異な不導電型のＰウェル領域
２が形成され、このＰウェル領域２およびＮ型半導体基
板】の表面に５ｉ０２膜（酸化シリコン膜）４が表面酸
化により形成されている。この場合、Ｐウェル領域２の
表面の５ｉ０２膜４は薄＜（３５０λ程度）、他の部分
の５ｉ０２膜４は厚く（１１００久程度）になるように
形成される。
また、上記５ｉ０２膜４上にはＳｉ３Ｎ４ 膜（シリコ
ンナイトライド膜）５が形成され、ＭＯＳＦＥＴが形成
される部分およびバイポーラトランジスタのエミ’７タ
用拡散層とベース用拡散層が形成される部分上を除いて
仙の部分のＳｉ３Ｎ４ 膜５がホトエツチングにより除
去されている（第２図）。
ンナイトライド膜）５が形成され、ＭＯＳＦＥＴが形成
される部分およびバイポーラトランジスタのエミ’７タ
用拡散層とベース用拡散層が形成される部分上を除いて
仙の部分のＳｉ３Ｎ４ 膜５がホトエツチングにより除
去されている（第２図）。
なお、５ｔ３Ｎ４膜５上に符号６で示されているのは、
Ｓ ｉ、Ｎ４ Ｍ ５のホトエツチングの際に使用され
たホトレジストである。
Ｓ ｉ、Ｎ４ Ｍ ５のホトエツチングの際に使用され
たホトレジストである。
この状態（第２図）において、基板上方からＢＦ。
イオンを６０ｋｅＶｉ度のエネルギｒ（よってｔＪ込む
と、エネルギが低いためＢＦ２ イオンは基板表面の５
ＩＯ２膜４の厚い部分とＰウェル領域２上のホトレジス
ト６の残っている部分は透過することができない。その
ため１．Ｐウェル領域２の５ｊ３Ｎ４膜５の両側方部分
にのみチャンネルストッパ形成用のＢ Ｆ、イオンが杓
込まれる。
と、エネルギが低いためＢＦ２ イオンは基板表面の５
ＩＯ２膜４の厚い部分とＰウェル領域２上のホトレジス
ト６の残っている部分は透過することができない。その
ため１．Ｐウェル領域２の５ｊ３Ｎ４膜５の両側方部分
にのみチャンネルストッパ形成用のＢ Ｆ、イオンが杓
込まれる。
次に、通常のＣＭＯＩ３プロセスの途中に次のようなプ
ロセスを追加して、バイポーラトランジスタのベース領
域を形成するためのＢ＋イオンの打込みが行なわれる。
ロセスを追加して、バイポーラトランジスタのベース領
域を形成するためのＢ＋イオンの打込みが行なわれる。
すなわち、上記第２図の状態から、Ｓ ｉｓ Ｎ４ Ｍ
５上のホトレジスト６を除去した後、比較的厚いホト
レジスト７を塗布してからベース領域が形成される部分
のみを除去して、第３図に示すような状態にさせる。こ
の状態で、基板１の上方から１３０ ｋｅＶ程度の高エ
ネルギによってＢ＋イオンを打ち込むと、ホトレジスト
７の残っている部分ではＢ＋イオンが基板１まで到達し
ないが、ホトレジスト７の除法された部分ではＳｉ３Ｎ
４ 膜５がない部分はもちろんＳｉ３Ｎ４ 膜５がある
部分もこれを貫通してＢ＋イオンが全体的に基板表面に
打ち込まれる。
５上のホトレジスト６を除去した後、比較的厚いホト
レジスト７を塗布してからベース領域が形成される部分
のみを除去して、第３図に示すような状態にさせる。こ
の状態で、基板１の上方から１３０ ｋｅＶ程度の高エ
ネルギによってＢ＋イオンを打ち込むと、ホトレジスト
７の残っている部分ではＢ＋イオンが基板１まで到達し
ないが、ホトレジスト７の除法された部分ではＳｉ３Ｎ
４ 膜５がない部分はもちろんＳｉ３Ｎ４ 膜５がある
部分もこれを貫通してＢ＋イオンが全体的に基板表面に
打ち込まれる。
上記Ｂ＋イオンの打込み後通常のＣＭＯＳプロセスに戻
って、ホトレジスト７を除去してから熱酸化処理を行な
う。すると、基板表面上のＳｉ３Ｎ４膜５は酸素を通過
させないので、Ｓｉ３Ｎ、膜５が残っている部分以外の
基板表面が酸化されて、第４図のように、ＬＯＣＯ８と
呼ばれる比較的厚いフィールド酸化膜８が形成される。
って、ホトレジスト７を除去してから熱酸化処理を行な
う。すると、基板表面上のＳｉ３Ｎ４膜５は酸素を通過
させないので、Ｓｉ３Ｎ、膜５が残っている部分以外の
基板表面が酸化されて、第４図のように、ＬＯＣＯ８と
呼ばれる比較的厚いフィールド酸化膜８が形成される。
また、この熱酸化と同時に、前記工程において、ＭＯＳ
ＦＥＴのチャンネルストッパとなるべき部分およびバイ
ポーラトランジスタが形成されるべき部分に打ち込まれ
た不純物（Ｂ Ｆ、およびＢ＋イオン）が熱拡散される
。その結果、図のように、Ｐウェル仙域２上のＳｉ３Ｎ
４膜５の両側方のフィールド酸化膜８の下に、チャンネ
ルストッパとなる不純物濃度が２ Ｘ １０”Ｃｒｎ−
３程度の拡散層９が形成され、また、バイポーラトラン
ジスタの形成される部分にはベース領域となる不純物濃
度が５ Ｘ １０”ｃｍ ”程度のＰ十拡散領域１０が
形成される。
ＦＥＴのチャンネルストッパとなるべき部分およびバイ
ポーラトランジスタが形成されるべき部分に打ち込まれ
た不純物（Ｂ Ｆ、およびＢ＋イオン）が熱拡散される
。その結果、図のように、Ｐウェル仙域２上のＳｉ３Ｎ
４膜５の両側方のフィールド酸化膜８の下に、チャンネ
ルストッパとなる不純物濃度が２ Ｘ １０”Ｃｒｎ−
３程度の拡散層９が形成され、また、バイポーラトラン
ジスタの形成される部分にはベース領域となる不純物濃
度が５ Ｘ １０”ｃｍ ”程度のＰ十拡散領域１０が
形成される。
しかも、この場合、上記Ｓｉ３Ｎ４膜５は酸素を通過さ
せないので、Ｓｉ、Ｎ、膜５の下方でのボロンＢの拡散
は非酸化雰囲気中で行なわれ、Ｓｉ３Ｎ４ 、、膜５の
残っていない部分でのボロンＢの拡散は酸化雰囲気中で
行なわれ委ことになる。しかるに、約１０００６Ｃの下
におけるボロンＢの酸化雰囲気での拡散係数と非酸化雰
囲気での拡散係数の比けおよそ５：１となることが知ら
れている。
せないので、Ｓｉ、Ｎ、膜５の下方でのボロンＢの拡散
は非酸化雰囲気中で行なわれ、Ｓｉ３Ｎ４ 、、膜５の
残っていない部分でのボロンＢの拡散は酸化雰囲気中で
行なわれ委ことになる。しかるに、約１０００６Ｃの下
におけるボロンＢの酸化雰囲気での拡散係数と非酸化雰
囲気での拡散係数の比けおよそ５：１となることが知ら
れている。
そのため、上記プロセスにおいては、Ｓｉ３Ｎ４膜５の
下方におけるボーロンの拡散速度はそれ以外の部分の拡
散速度よりも厚くなり、結局、第４図に示すように、ベ
ース領域となるＰ＋拡散佃域１０はＳｉ３Ｎ４膜５の下
方の部分のみが他の部分よりも薄くなるような構造にさ
れる。
下方におけるボーロンの拡散速度はそれ以外の部分の拡
散速度よりも厚くなり、結局、第４図に示すように、ベ
ース領域となるＰ＋拡散佃域１０はＳｉ３Ｎ４膜５の下
方の部分のみが他の部分よりも薄くなるような構造にさ
れる。
そして、この状態（第４図）から５１０２膜４上のＳｉ
３Ｎ４膜５を除去するとともに、このＳ ｉ ３Ｎ４膜
５の下方のＳ ｉ Ｏ７欣４を除去する。しかる後、Ｍ
ＯＳＦＥＴの形成される基板表面上にゲート絶縁膜１１
を形成するための表面°酸化を行なってから、エミッタ
用拡散層を形成する部分の５ＩＯ２膜を除去し、基板全
体に多結晶シリコンを蒸着する。
３Ｎ４膜５を除去するとともに、このＳ ｉ ３Ｎ４膜
５の下方のＳ ｉ Ｏ７欣４を除去する。しかる後、Ｍ
ＯＳＦＥＴの形成される基板表面上にゲート絶縁膜１１
を形成するための表面°酸化を行なってから、エミッタ
用拡散層を形成する部分の５ＩＯ２膜を除去し、基板全
体に多結晶シリコンを蒸着する。
それからホトエツチングを行なうことによって、ＭＯＳ
ＦＥＴのゲート電極１２ａ、１２ｂおよびバイポーラト
ランジスタのエミッタが形成される部分の上にポリシリ
コン層１２ｃが残るようにする。
ＦＥＴのゲート電極１２ａ、１２ｂおよびバイポーラト
ランジスタのエミッタが形成される部分の上にポリシリ
コン層１２ｃが残るようにする。
次に、ＣＶＤ （ケミカルｅベイパーφデポジション）
法により、基板表面上にＳ Ｉ ０２膜をデポジション
［７て、ホトエツチングを行なってＰチャンネルＭＯ８
ＦＥＴが形成される部分および上記バイポーラトランジ
スタのベース用Ｐ十拡散領域１０のペース引出し口とな
る部分の５ｉ０２膜を除去し、５ｉ０２膜をマスクとし
てボロン等のＰ型不純物を用いて°選択不純物拡散を行
なわせる。これによって、第５図に示すようにＰチャン
ネルＭＯ８ＦＥＴのソースおよびドレイン領域となるＰ
＋拡散層１３ａ、、ｉ３ｂとバイポーラトランジスタの
ベース用Ｐ＋拡散領域１０内のＰ十拡散Ｗ！１３ｃが形
成される。
法により、基板表面上にＳ Ｉ ０２膜をデポジション
［７て、ホトエツチングを行なってＰチャンネルＭＯ８
ＦＥＴが形成される部分および上記バイポーラトランジ
スタのベース用Ｐ十拡散領域１０のペース引出し口とな
る部分の５ｉ０２膜を除去し、５ｉ０２膜をマスクとし
てボロン等のＰ型不純物を用いて°選択不純物拡散を行
なわせる。これによって、第５図に示すようにＰチャン
ネルＭＯ８ＦＥＴのソースおよびドレイン領域となるＰ
＋拡散層１３ａ、、ｉ３ｂとバイポーラトランジスタの
ベース用Ｐ＋拡散領域１０内のＰ十拡散Ｗ！１３ｃが形
成される。
それから、再び基板表面上に５ＩＯ２膜をデポジション
してホトエツチングを行なってＰウェル領域２上の５ｉ
０２膜を除去してから、５ｉ０２膜をマスクとしてリン
等のＮ型の不純物を用いて選択不純物拡散を行なわせる
。これによって、ＮチャンネルＭＯ８ＦＥＴのソースお
よびドレイン領域となるＮ十拡散層１４ａ、１４ｂが形
成される（第５図）。
してホトエツチングを行なってＰウェル領域２上の５ｉ
０２膜を除去してから、５ｉ０２膜をマスクとしてリン
等のＮ型の不純物を用いて選択不純物拡散を行なわせる
。これによって、ＮチャンネルＭＯ８ＦＥＴのソースお
よびドレイン領域となるＮ十拡散層１４ａ、１４ｂが形
成される（第５図）。
なお、第５図におけるバイポーラトランジスタのベース
用Ｐ十拡散領域１０上のＮ＋拡散Ｎ１５は、上記ソース
およびドレインの形成プロセスにおいて、ポリシリコン
層１２ ｃからの不純物の拡散によって形成される。こ
れによって、ベース用Ｐ十拡散領域１０上に比較的薄い
エミ・・夕領域が形成される。
用Ｐ十拡散領域１０上のＮ＋拡散Ｎ１５は、上記ソース
およびドレインの形成プロセスにおいて、ポリシリコン
層１２ ｃからの不純物の拡散によって形成される。こ
れによって、ベース用Ｐ十拡散領域１０上に比較的薄い
エミ・・夕領域が形成される。
第５図の状態の後は、通常のプロセスにより、ＰＳＧ（
リン・シリコン部ガラス）等からなる絶縁膜のデポジシ
ョンおよびこの絶縁膜にコンタクトホールを形成するた
めのホトエツチング、配線形成のだめのアルミ蒸着とそ
のホトエツチング工族等を経て、フブイナルパシベーシ
ョン膜ヲＣｖＤ法により形成した後、パッド上のパシベ
ーション膜を除去するホトエンチングを行なってからパ
、ソケージリング工程へ移行されて完成品とされる。
リン・シリコン部ガラス）等からなる絶縁膜のデポジシ
ョンおよびこの絶縁膜にコンタクトホールを形成するた
めのホトエツチング、配線形成のだめのアルミ蒸着とそ
のホトエツチング工族等を経て、フブイナルパシベーシ
ョン膜ヲＣｖＤ法により形成した後、パッド上のパシベ
ーション膜を除去するホトエンチングを行なってからパ
、ソケージリング工程へ移行されて完成品とされる。
なお、上記実施例では、エミッタ領域となるＮ＋拡散層
１５がポリシリコン層１２ｃからの拡散によって形成さ
れているが、ポリシリコン層１２ ｃは必ず（７も必要
とされるものではないので、ポリシリコン層１２ｃを設
けないでエミ・ツタ用Ｎ 拡散層を、ＮチャンネルＭＯ
８ＦＥＴのソースおよびドレイン領域となるＮ 拡散層
１４ａ、１４ｂと同時に形成させるようにすることも可
能である。
１５がポリシリコン層１２ｃからの拡散によって形成さ
れているが、ポリシリコン層１２ ｃは必ず（７も必要
とされるものではないので、ポリシリコン層１２ｃを設
けないでエミ・ツタ用Ｎ 拡散層を、ＮチャンネルＭＯ
８ＦＥＴのソースおよびドレイン領域となるＮ 拡散層
１４ａ、１４ｂと同時に形成させるようにすることも可
能である。
ただし、上記実施例のごとく、エミ、ツタ用Ｎ→−拡散
層上にポリシリコン層１２ ｃを形成し、とｉｌを介し
てアルミ配線と接続させるようにした場合ｆｌ−ｔ、ア
ルミニウムがエミッタ用Ｎ→−拡散層１５をつき抜けて
エミッタとベース間σ哩Ｎ接合を破壊してしまう現象を
防止することができる。
層上にポリシリコン層１２ ｃを形成し、とｉｌを介し
てアルミ配線と接続させるようにした場合ｆｌ−ｔ、ア
ルミニウムがエミッタ用Ｎ→−拡散層１５をつき抜けて
エミッタとベース間σ哩Ｎ接合を破壊してしまう現象を
防止することができる。
上記実施例によれは、通常のＣＭＯＳプロセスに、゛ベ
ース領域を形成するためのＢ イオンの打込み工程を追
加するだけで第５図に示すごとくエミッタ用Ｎ十拡散層
１５とベース領域１０内のＰ拡散層１３’ ｃの下方の
ベース領域が他の部分よりも薄くされた構造のバイポー
ラトランジスタがＣＭＯ８集積回路と同一の基板上に形
成さ第１る。
ース領域を形成するためのＢ イオンの打込み工程を追
加するだけで第５図に示すごとくエミッタ用Ｎ十拡散層
１５とベース領域１０内のＰ拡散層１３’ ｃの下方の
ベース領域が他の部分よりも薄くされた構造のバイポー
ラトランジスタがＣＭＯ８集積回路と同一の基板上に形
成さ第１る。
しかるに、第５図に示すような構造の％イボーラトラン
ジスタにあっては、エミッタ用Ｎ 拡散ｊ＠１５の下方
の真性ベース領域が薄く形成されているため、エミッタ
用Ｎ十拡散層１５からコレクタとなる基板１へ通過する
電子の通過時間が短くなる。そのため、エミッタ用Ｎ十
拡散層１５の下方の真性ベース領域が厚くされている場
合に比べてトランジスタのスイッチング速度が向上され
る。
ジスタにあっては、エミッタ用Ｎ 拡散ｊ＠１５の下方
の真性ベース領域が薄く形成されているため、エミッタ
用Ｎ十拡散層１５からコレクタとなる基板１へ通過する
電子の通過時間が短くなる。そのため、エミッタ用Ｎ十
拡散層１５の下方の真性ベース領域が厚くされている場
合に比べてトランジスタのスイッチング速度が向上され
る。
しかも、上記バイポーラトランジスタにおいては、エミ
ッタ用のＮ十拡散層１５の下方の真性ベース領域の外側
の外部ベース領域が真性ベース領域に比べて厚くされて
いるため、外部ベース領域の断面積が大きくなってベー
ス抵抗が小さくなるとともにベース領域１０全体の不純
物濃度がＮチャンネルＭ ＯＳ Ｆ、Ｅ Ｔの形成され
るＰウェル領域２の不純物濃度よりも高くされている。
ッタ用のＮ十拡散層１５の下方の真性ベース領域の外側
の外部ベース領域が真性ベース領域に比べて厚くされて
いるため、外部ベース領域の断面積が大きくなってベー
ス抵抗が小さくなるとともにベース領域１０全体の不純
物濃度がＮチャンネルＭ ＯＳ Ｆ、Ｅ Ｔの形成され
るＰウェル領域２の不純物濃度よりも高くされている。
そのため、第１図に示すようにＰウェル領域２をベース
領域としたバイポーラトランジスタに比べてベース抵抗
が小さくされ、これによって、トランジスタの動作速度
が向上される。さらに、第１図のバイポーラトランジス
タにおいてスイッチング速度を上げるためベース領域と
してのＰウェル領域２を全体的に薄くすると、ベース・
コレクタ間の耐圧が低下されてしまうが、上記実施例の
バイポーラトランジスタにあっては、真性ベース領域の
み薄くされ、外部ベース領域は比較的厚くされているた
め、ベース・コレクタ間の耐圧も向上される。
領域としたバイポーラトランジスタに比べてベース抵抗
が小さくされ、これによって、トランジスタの動作速度
が向上される。さらに、第１図のバイポーラトランジス
タにおいてスイッチング速度を上げるためベース領域と
してのＰウェル領域２を全体的に薄くすると、ベース・
コレクタ間の耐圧が低下されてしまうが、上記実施例の
バイポーラトランジスタにあっては、真性ベース領域の
み薄くされ、外部ベース領域は比較的厚くされているた
め、ベース・コレクタ間の耐圧も向上される。
なお、上記実施例では、バイポーラトランジスタのエミ
ッタ用Ｎ十拡散Ｊ＠１５とベース用Ｐ十拡散＃１３ｃの
下方のベース領域（Ｐ十拡散領域）の厚みが他の部分よ
りも薄くなるようにされているが、この少なくともエミ
ッタ用Ｐ十拡散層１５の下方のベース領域が薄くされて
いればバイポーラトランジスタの動作速度が向上される
効果がある。
ッタ用Ｎ十拡散Ｊ＠１５とベース用Ｐ十拡散＃１３ｃの
下方のベース領域（Ｐ十拡散領域）の厚みが他の部分よ
りも薄くなるようにされているが、この少なくともエミ
ッタ用Ｐ十拡散層１５の下方のベース領域が薄くされて
いればバイポーラトランジスタの動作速度が向上される
効果がある。
半導体基板上に形成されるバイポーラトランジスタのベ
ースとなる領域の表面の少なくともエミッタ領域以外の
部分に比較的厚い酸化膜が存在する構造となるようにパ
イボーラトランジ艮夕を形成させるように【−たので、
エミッタ領域が形成される蔀、分には予めＳ１３ぺ、膜
を形成してベース領域の不純物熱拡散と基板表面のフィ
ールド酸化膜の形成とを同時に進行させると、Ｓｉ３Ｎ
４膜下方での拡散速度は遅く、フィールド酸化膜下方の
拡散速度は速くなるという作用で、エミッタ領域下方の
真性ベース領域部分は薄くされ、他の外部ベース領域部
分は比較的厚くされることにより、プロセスをほとんど
変更することなく動作速度が速く耐圧のすぐれたバイポ
ーラトランジスタを、ＣＭＯ８集積回路と同一の半導体
基板上に構成することができるという効果がある。
ースとなる領域の表面の少なくともエミッタ領域以外の
部分に比較的厚い酸化膜が存在する構造となるようにパ
イボーラトランジ艮夕を形成させるように【−たので、
エミッタ領域が形成される蔀、分には予めＳ１３ぺ、膜
を形成してベース領域の不純物熱拡散と基板表面のフィ
ールド酸化膜の形成とを同時に進行させると、Ｓｉ３Ｎ
４膜下方での拡散速度は遅く、フィールド酸化膜下方の
拡散速度は速くなるという作用で、エミッタ領域下方の
真性ベース領域部分は薄くされ、他の外部ベース領域部
分は比較的厚くされることにより、プロセスをほとんど
変更することなく動作速度が速く耐圧のすぐれたバイポ
ーラトランジスタを、ＣＭＯ８集積回路と同一の半導体
基板上に構成することができるという効果がある。
以上本発明者によってなされた発明を実施例にもとすき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいう寸でもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいう寸でもない。
例えば、上記ＣＭＯ８集積回路上へのバイポーラトラン
ジスタの形成方法は、実施例のプロセスに限定されるも
のではなく、ベース領域となるＰ拡散層へのイオン打込
みｆｃＭＯｓフロセスにおけるＢ＋イオンの打込みと同
時に行なわせることもできる。
ジスタの形成方法は、実施例のプロセスに限定されるも
のではなく、ベース領域となるＰ拡散層へのイオン打込
みｆｃＭＯｓフロセスにおけるＢ＋イオンの打込みと同
時に行なわせることもできる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＯ８集積回路に
ついて説明したが、それに限定されるものではなく、た
とえば、ＭＯ８集積回路一般に適用できる。少なくとも
、本発明は、酸化性及び非酸化性雰囲気でボロンの拡散
連層が異なることを利用したもの一般に適用できる。
をその背景となった利用分野であるＣＭＯ８集積回路に
ついて説明したが、それに限定されるものではなく、た
とえば、ＭＯ８集積回路一般に適用できる。少なくとも
、本発明は、酸化性及び非酸化性雰囲気でボロンの拡散
連層が異なることを利用したもの一般に適用できる。
第１図は先細のＣＭＯ８集積回路におけるバイポーラト
ランジスタの構成例を示す半導体基板の用した場合の構
成例およびその製法を工程順に示す同じく半導体基板の
快部断面図である。 １・・・半導体基板、２・・・Ｐウェル領域、訃・シリ
コンツーイトライド膜、８・・・酸化膜（フィールド酸
化膜）、ｌＯ・・・第１拡散領域（Ｐ 拡散領域、ベー
ス領域）、ｉｉ−・・ゲート絶縁膜、１２ａ、１２ｂ・
・・ゲート電極、１２ｃ・・・ポリシリコン層、１訃・
・第２拡散領域（Ｎ＋拡散層、エミッタ領域）。 第 １ 図 第 ３ 図 ／ 第 ４ 図
ランジスタの構成例を示す半導体基板の用した場合の構
成例およびその製法を工程順に示す同じく半導体基板の
快部断面図である。 １・・・半導体基板、２・・・Ｐウェル領域、訃・シリ
コンツーイトライド膜、８・・・酸化膜（フィールド酸
化膜）、ｌＯ・・・第１拡散領域（Ｐ 拡散領域、ベー
ス領域）、ｉｉ−・・ゲート絶縁膜、１２ａ、１２ｂ・
・・ゲート電極、１２ｃ・・・ポリシリコン層、１訃・
・第２拡散領域（Ｎ＋拡散層、エミッタ領域）。 第 １ 図 第 ３ 図 ／ 第 ４ 図
Claims (1)
- 【特許請求の範囲】 】、半導体基板上にこの基板と、Ｆｉ逆の導電型の第１
の拡散領域が形成された部分の表面の少なくとも該拡散
領域内に形成される基板と同一の導′亀型の第２の拡散
領域以外の部分に比較的厚い酸化膜が存在するようにさ
れ、上記第１の拡散領域がベース領域とされるとともに
、上記第２の拡散領域の下方のベース領域が他の部分よ
りも薄くなるようにされ、上記第２の拡散領域と基板と
の間にバイポーラ形のトランジスタが構成されるように
したことを特徴とする半導体装置。。 ２、上記第２の拡散領域が、その表面上に形成された多
結計シリコンｉを介してアルミ配線と接続されるように
されてなることを特徴とする特許請求の節囲第１項記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12764683A JPS6020571A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12764683A JPS6020571A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020571A true JPS6020571A (ja) | 1985-02-01 |
Family
ID=14965237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12764683A Pending JPS6020571A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020571A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63278371A (ja) * | 1987-05-11 | 1988-11-16 | Nippon Precision Saakitsutsu Kk | バイポ−ラトランジスタの製造方法 |
| JPH01199432A (ja) * | 1987-09-09 | 1989-08-10 | Orr Robert F | シリコンウエハーの洗浄、濯ぎ、乾燥方法及び装置 |
| US5128741A (en) * | 1988-06-16 | 1992-07-07 | Telefonaktiebolaget L M Ericsson | Methods producing on a semi-conductor substructure a bipolar transistor, or a bipolar and a field effect transistor or a bipolar and a field effect transistor with a complementary field effect transistor and devices resulting from the methods |
| JPH04229648A (ja) * | 1990-07-30 | 1992-08-19 | Nippon Motoroola Kk | 所定のエミッタ領域を有するトランジスタおよびその製作方法 |
-
1983
- 1983-07-15 JP JP12764683A patent/JPS6020571A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63278371A (ja) * | 1987-05-11 | 1988-11-16 | Nippon Precision Saakitsutsu Kk | バイポ−ラトランジスタの製造方法 |
| JPH01199432A (ja) * | 1987-09-09 | 1989-08-10 | Orr Robert F | シリコンウエハーの洗浄、濯ぎ、乾燥方法及び装置 |
| US5128741A (en) * | 1988-06-16 | 1992-07-07 | Telefonaktiebolaget L M Ericsson | Methods producing on a semi-conductor substructure a bipolar transistor, or a bipolar and a field effect transistor or a bipolar and a field effect transistor with a complementary field effect transistor and devices resulting from the methods |
| JPH04229648A (ja) * | 1990-07-30 | 1992-08-19 | Nippon Motoroola Kk | 所定のエミッタ領域を有するトランジスタおよびその製作方法 |
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