JP2800523B2 - 定電流回路 - Google Patents
定電流回路Info
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- JP2800523B2 JP2800523B2 JP4024558A JP2455892A JP2800523B2 JP 2800523 B2 JP2800523 B2 JP 2800523B2 JP 4024558 A JP4024558 A JP 4024558A JP 2455892 A JP2455892 A JP 2455892A JP 2800523 B2 JP2800523 B2 JP 2800523B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ集積回路化に
好適な定電流回路に関する。
好適な定電流回路に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタで構成される定電流
回路としては、従来、例えば図５や図６に示すものが知
られている。図５に示す定電流回路は、文献「IEEE JOU
RNAL OF SOLID-STATE CIRCUITS,VOL.SC-12,NO.3,JUNE 1
977,pp.224〜231」に記載のもので、トランジスタをウィ
ークインバージョン(Weak Inversion)で動作させ、出力
電流ＩR として３０ｎＡ〜２μＡ程度の微小電流を得る
回路である。
回路としては、従来、例えば図５や図６に示すものが知
られている。図５に示す定電流回路は、文献「IEEE JOU
RNAL OF SOLID-STATE CIRCUITS,VOL.SC-12,NO.3,JUNE 1
977,pp.224〜231」に記載のもので、トランジスタをウィ
ークインバージョン(Weak Inversion)で動作させ、出力
電流ＩR として３０ｎＡ〜２μＡ程度の微小電流を得る
回路である。
【０００３】また、図６に示す定電流回路は、文献「VLS
I Design Techniques for Analogand Digital Circuit
s」(McGraw-Hill,1990,pp.363)に記載のもので、ブース
ト・ストラップド・カレントソース／シンクと呼ばれて
いる。この回路では、トランジスタＭ６１と同Ｍ６２の
ドレイン電流ＩD61 と同ＩD62 の関係が、数式１と同２
で与えられる。なお、数式２において、ＶTHはスレッシ
ョルド電圧、ＫN ′はコンダクタンス、Ｌ61はゲート
長、Ｗ61はゲート幅である。
I Design Techniques for Analogand Digital Circuit
s」(McGraw-Hill,1990,pp.363)に記載のもので、ブース
ト・ストラップド・カレントソース／シンクと呼ばれて
いる。この回路では、トランジスタＭ６１と同Ｍ６２の
ドレイン電流ＩD61 と同ＩD62 の関係が、数式１と同２
で与えられる。なお、数式２において、ＶTHはスレッシ
ョルド電圧、ＫN ′はコンダクタンス、Ｌ61はゲート
長、Ｗ61はゲート幅である。
【０００４】
【数１】
【０００５】
【数２】
【０００６】
【発明が解決しようとする課題】上述した従来の定電流
回路には、次のような問題がある。まず、図５に示すウ
ィークインバージョン領域で動作させるものでは、出力
電流が数１０ｎＡ〜数μＡと微小となるので、そのまま
では実用的な動作レベルの電流値（数100 μＡ程度）を
得ることができないという問題がある。
回路には、次のような問題がある。まず、図５に示すウ
ィークインバージョン領域で動作させるものでは、出力
電流が数１０ｎＡ〜数μＡと微小となるので、そのまま
では実用的な動作レベルの電流値（数100 μＡ程度）を
得ることができないという問題がある。
【０００７】また、図６に示すブースト・ストラップド
・カレントソース／シンクでは、スレッショルド電圧Ｖ
THがばらつくので、製造偏差を考慮すると、電流のばら
つきが大きいという問題がある。
・カレントソース／シンクでは、スレッショルド電圧Ｖ
THがばらつくので、製造偏差を考慮すると、電流のばら
つきが大きいという問題がある。
【０００８】本発明の目的は、実用的な動作レベルの電
流値を得ることができ、かつスレッショルド電圧ＶTHの
ばらつきに影響されずに電流設定をなし得、真にＣＭＯ
Ｓ集積回路化に好適な定電流回路を提供することにあ
る。
流値を得ることができ、かつスレッショルド電圧ＶTHの
ばらつきに影響されずに電流設定をなし得、真にＣＭＯ
Ｓ集積回路化に好適な定電流回路を提供することにあ
る。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に、本発明の定電流回路は次の如き構成を有する。即
ち、第１発明の定電流回路は、ＭＯＳトランジスタで構
成される定電流回路であって； この定電流回路は、ゲ
ート幅とゲート長との比Ｋで表現する能力比の異なる２
つのトランジスタで構成されるカレントミラー回路と；
能力比が異なる、又は、等しい２つのトランジスタで
あって、ドレインが抵抗を介してゲートに接続されると
共に、その抵抗を介して前記カレントミラー回路の能力
比が他方のＫ倍である一方のトランジスタから駆動電流
の供給を受ける第１のトランジスタ、及び、ゲートが前
記第１のトランジスタのドレインに接続され、ドレイン
が直接的に前記カレントミラー回路の他方のトランジス
タから駆動電流の供給を受ける第２のトランジスタと；
を備えたことを特徴とするものである。
に、本発明の定電流回路は次の如き構成を有する。即
ち、第１発明の定電流回路は、ＭＯＳトランジスタで構
成される定電流回路であって； この定電流回路は、ゲ
ート幅とゲート長との比Ｋで表現する能力比の異なる２
つのトランジスタで構成されるカレントミラー回路と；
能力比が異なる、又は、等しい２つのトランジスタで
あって、ドレインが抵抗を介してゲートに接続されると
共に、その抵抗を介して前記カレントミラー回路の能力
比が他方のＫ倍である一方のトランジスタから駆動電流
の供給を受ける第１のトランジスタ、及び、ゲートが前
記第１のトランジスタのドレインに接続され、ドレイン
が直接的に前記カレントミラー回路の他方のトランジス
タから駆動電流の供給を受ける第２のトランジスタと；
を備えたことを特徴とするものである。
【００１０】また、第２発明の定電流回路は、ＭＯＳト
ランジスタで構成される定電流回路であって； この定
電流回路は、ゲート幅とゲート長との比Ｋで表現する能
力比の異なる２つのトランジスタで構成されるカレント
ミラー回路と； 能力比が異なる、又は、等しい２つの
トランジスタであって、ドレインがゲートに直接接続さ
れると共に、直接的に前記カレントミラー回路の能力比
が他方のＫ倍である一方のトランジスタから駆動電流の
供給を受ける第１のトランジスタ、及び、ソース抵抗を
有すると共に、ゲートが前記第１のトランジスタのドレ
インに接続され、ドレインが直接的に前記カレントミラ
ー回路の他方のトランジスタから駆動電流の供給を受け
る第２のトランジスタと； を備えたことを特徴とする
ものである。
ランジスタで構成される定電流回路であって； この定
電流回路は、ゲート幅とゲート長との比Ｋで表現する能
力比の異なる２つのトランジスタで構成されるカレント
ミラー回路と； 能力比が異なる、又は、等しい２つの
トランジスタであって、ドレインがゲートに直接接続さ
れると共に、直接的に前記カレントミラー回路の能力比
が他方のＫ倍である一方のトランジスタから駆動電流の
供給を受ける第１のトランジスタ、及び、ソース抵抗を
有すると共に、ゲートが前記第１のトランジスタのドレ
インに接続され、ドレインが直接的に前記カレントミラ
ー回路の他方のトランジスタから駆動電流の供給を受け
る第２のトランジスタと； を備えたことを特徴とする
ものである。
【００１１】
【作用】次に、前記の如く構成される本発明の定電流回
路の作用を説明する。本発明では、ゲートとドレインが
接続される第１及び第２のトランジスタと、この第１及
び第２のトランジスタのそれぞれを駆動するカレントミ
ラー回路（周知のように２つのトランジスタで構成され
る）とで構成し、この第１及び第２のトランジスタにお
いて、第１のトランジスタのゲート・ドレイン間に抵抗
を挿入する（第１発明）、又は、第２のトランジスタの
ソースに抵抗を付加し（第２発明）、カレントミラー回
路を構成する２つのトランジスタを能力比の異なるもの
で構成する、または、それに加えて第１及び第２のトラ
ンジスタを能力比の異なるものとし、これにより第１及
び第２のトランジスタがＫ：１の電流比で動作するよう
にしてある。
路の作用を説明する。本発明では、ゲートとドレインが
接続される第１及び第２のトランジスタと、この第１及
び第２のトランジスタのそれぞれを駆動するカレントミ
ラー回路（周知のように２つのトランジスタで構成され
る）とで構成し、この第１及び第２のトランジスタにお
いて、第１のトランジスタのゲート・ドレイン間に抵抗
を挿入する（第１発明）、又は、第２のトランジスタの
ソースに抵抗を付加し（第２発明）、カレントミラー回
路を構成する２つのトランジスタを能力比の異なるもの
で構成する、または、それに加えて第１及び第２のトラ
ンジスタを能力比の異なるものとし、これにより第１及
び第２のトランジスタがＫ：１の電流比で動作するよう
にしてある。
【００１２】その結果、電源電圧変動の影響及びスレッ
ショルド電圧の影響を受けない駆動電流を形成でき、つ
まり、製造偏差に対し電流のばらつきを小さくでき、し
かもスレッショルド電圧と無関係に電流設定ができる。
従って、本発明によれば、ＣＭ０Ｓ集積回路化に好適な
定電流回路を提供できる。
ショルド電圧の影響を受けない駆動電流を形成でき、つ
まり、製造偏差に対し電流のばらつきを小さくでき、し
かもスレッショルド電圧と無関係に電流設定ができる。
従って、本発明によれば、ＣＭ０Ｓ集積回路化に好適な
定電流回路を提供できる。
【００１３】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の第１実施例に係る定電流回路を
示す。この定電流回路は、２個のｎチャネルＭＯＳトラ
ンジスタ（Ｍ１、Ｍ２）と２個のｐチャネルＭＯＳトラ
ンジスタ（Ｍ３、Ｍ４）とで基本的に構成される。
する。図１は、本発明の第１実施例に係る定電流回路を
示す。この定電流回路は、２個のｎチャネルＭＯＳトラ
ンジスタ（Ｍ１、Ｍ２）と２個のｐチャネルＭＯＳトラ
ンジスタ（Ｍ３、Ｍ４）とで基本的に構成される。
【００１４】２個のｎチャネルＭＯＳトランジスタ（Ｍ
１、Ｍ２）において、（第１の）トランジスタＭ１は、
ソースが直接接地され、ゲートとドレインが抵抗Ｒを介
して接続される。また、（第２の）トランジスタＭ２
は、ソースが直接接地され、ゲートがトランジスタＭ１
のドレインに接続される。要するに、両トランジスタは
（ピーキング）カレントミラー回路を構成する。
１、Ｍ２）において、（第１の）トランジスタＭ１は、
ソースが直接接地され、ゲートとドレインが抵抗Ｒを介
して接続される。また、（第２の）トランジスタＭ２
は、ソースが直接接地され、ゲートがトランジスタＭ１
のドレインに接続される。要するに、両トランジスタは
（ピーキング）カレントミラー回路を構成する。
【００１５】また、２個のｐチャネルＭＯＳトランジス
タ（Ｍ３、Ｍ４）において、Ｍ３とＭ４はドレインは共
通に電源ＶDDに接続され、ゲートが共通接続される。そ
して、Ｍ３のソースにはＭ１のドレインが抵抗Ｒを介し
て、またゲートが直接接続され、Ｍ４のソースには自己
のゲートが接続されると共に、Ｍ２のドレインが接続さ
れる。要するに、両トランジスタは、トランジスタ（Ｍ
１、Ｍ２）を駆動する（シンプル）カレントミラー回路
を構成する。
タ（Ｍ３、Ｍ４）において、Ｍ３とＭ４はドレインは共
通に電源ＶDDに接続され、ゲートが共通接続される。そ
して、Ｍ３のソースにはＭ１のドレインが抵抗Ｒを介し
て、またゲートが直接接続され、Ｍ４のソースには自己
のゲートが接続されると共に、Ｍ２のドレインが接続さ
れる。要するに、両トランジスタは、トランジスタ（Ｍ
１、Ｍ２）を駆動する（シンプル）カレントミラー回路
を構成する。
【００１６】ここに、トランジスタ（Ｍ１、Ｍ２）は、
Ｋ：１（Ｋ＞１又はＫ＜１）の電流比で動作する。これ
は３つの方法で実現できる。第１は、トランジスタ（Ｍ
１、Ｍ２）の能力比（ゲート幅Ｗとゲート長Ｌの比）を
Ｋ1 ：１とし、トランジスタ（Ｍ３、Ｍ４）の能力比を
Ｋ2 ：１とする。第２は、トランジスタ（Ｍ１、Ｍ２）
の能力比をＫ：１とし、トランジスタ（Ｍ３、Ｍ４）の
能力比を１：１とする。第３は、トランジスタ（Ｍ１、
Ｍ２）の能力比を１：１とし、トランジスタ（Ｍ３、Ｍ
４）の能力比をＫ：１とする。本実施例では、第３の方
法を採用している。以下、第３の方法での動作を説明す
る。
Ｋ：１（Ｋ＞１又はＫ＜１）の電流比で動作する。これ
は３つの方法で実現できる。第１は、トランジスタ（Ｍ
１、Ｍ２）の能力比（ゲート幅Ｗとゲート長Ｌの比）を
Ｋ1 ：１とし、トランジスタ（Ｍ３、Ｍ４）の能力比を
Ｋ2 ：１とする。第２は、トランジスタ（Ｍ１、Ｍ２）
の能力比をＫ：１とし、トランジスタ（Ｍ３、Ｍ４）の
能力比を１：１とする。第３は、トランジスタ（Ｍ１、
Ｍ２）の能力比を１：１とし、トランジスタ（Ｍ３、Ｍ
４）の能力比をＫ：１とする。本実施例では、第３の方
法を採用している。以下、第３の方法での動作を説明す
る。
【００１７】さて、図１において、４つのトランジスタ
は全て飽和領域で動作しているとすると、ゲート・ソー
ス間電圧ＶGSi 、スレッショルド電圧ＶTH、コンダクタ
ンスβを用いて、Ｍ１の駆動電流Ｉ1 は数式３、Ｍ２駆
動電流Ｉ2 は数式４、両トランジスタのゲート・ソース
間電圧の差は数式５と表せる。
は全て飽和領域で動作しているとすると、ゲート・ソー
ス間電圧ＶGSi 、スレッショルド電圧ＶTH、コンダクタ
ンスβを用いて、Ｍ１の駆動電流Ｉ1 は数式３、Ｍ２駆
動電流Ｉ2 は数式４、両トランジスタのゲート・ソース
間電圧の差は数式５と表せる。
【００１８】
【数３】
【００１９】
【数４】
【００２０】
【数５】
【００２１】また、カレントミラー回路（Ｍ３、Ｍ４）
は、能力比がＫ：１であるので、両駆動電流の関係は数
式６である。
は、能力比がＫ：１であるので、両駆動電流の関係は数
式６である。
【００２２】
【数６】
【００２３】従って、数式３と同４の両辺の√（ルー
ト）を取り数式５に代入すると、数式７が得られ、これ
に数式６を代入して数式８となり、これを整理すると数
式９となるので、結局数式１０が得られる。従って、駆
動電流Ｉ1 は数式１１、駆動電流Ｉ2 は数式１２と求ま
る。数式１１及び同１２は電源電圧ＶDDを含まない。
ト）を取り数式５に代入すると、数式７が得られ、これ
に数式６を代入して数式８となり、これを整理すると数
式９となるので、結局数式１０が得られる。従って、駆
動電流Ｉ1 は数式１１、駆動電流Ｉ2 は数式１２と求ま
る。数式１１及び同１２は電源電圧ＶDDを含まない。
【００２４】
【数７】
【００２５】
【数８】
【００２６】
【数９】
【００２７】
【数１０】
【００２８】
【数１１】
【００２９】
【数１２】
【００３０】即ち、４つのトランジスタ（Ｍ１、Ｍ２、
Ｍ３、Ｍ４）が全て飽和領域で動作していれば、駆動電
流Ｉ1 及び同Ｉ2 は電源電圧の変動の影響を受けないの
である。従って、数式１１及び同１２で示される駆動電
流Ｉ1 及び同Ｉ2 を取り出す出力回路たるカレントミラ
ー回路を設ければ他の回路を駆動できることになる。
Ｍ３、Ｍ４）が全て飽和領域で動作していれば、駆動電
流Ｉ1 及び同Ｉ2 は電源電圧の変動の影響を受けないの
である。従って、数式１１及び同１２で示される駆動電
流Ｉ1 及び同Ｉ2 を取り出す出力回路たるカレントミラ
ー回路を設ければ他の回路を駆動できることになる。
【００３１】なお、図２に示すように、（Ｍ１、Ｍ２）
をｐチャネルのＭＯＳトランジスタで構成し、（Ｍ３、
Ｍ４）をｎチャネルのＭＯＳトランジスタで構成して
も、同一特性の定電流回路が得られる。
をｐチャネルのＭＯＳトランジスタで構成し、（Ｍ３、
Ｍ４）をｎチャネルのＭＯＳトランジスタで構成して
も、同一特性の定電流回路が得られる。
【００３２】次に、図３は、本発明の第３実施例に係る
定電流回路を示す。この第３実施例回路は、図１の構成
において、抵抗ＲをトランジスタＭ１のゲート・ドレイ
ン間から外して両者を直結し、その外した抵抗Ｒをトラ
ンジスタＭ２のソース・接地間に挿入したものである。
定電流回路を示す。この第３実施例回路は、図１の構成
において、抵抗ＲをトランジスタＭ１のゲート・ドレイ
ン間から外して両者を直結し、その外した抵抗Ｒをトラ
ンジスタＭ２のソース・接地間に挿入したものである。
【００３３】従って、駆動電流Ｉ1 は前記数式３、駆動
電流Ｉ2 は前記数式４で与えられるが、Ｍ１とＭ２のゲ
ート・ソース間電圧の差は数式１３となる。そして、数
式７を求めたのと同様の手法で数式１４が得られ、両駆
動電流の関係は前記数式６で与えられるので、その数式
６を数式１４に代入して数式１５を得る。
電流Ｉ2 は前記数式４で与えられるが、Ｍ１とＭ２のゲ
ート・ソース間電圧の差は数式１３となる。そして、数
式７を求めたのと同様の手法で数式１４が得られ、両駆
動電流の関係は前記数式６で与えられるので、その数式
６を数式１４に代入して数式１５を得る。
【００３４】
【数１３】
【００３５】
【数１４】
【００３６】
【数１５】
【００３７】従って、数式８、同９、同１０と同様の数
式１６、同１７、同１８が得られ、結局駆動電流Ｉ2 が
数式１９、駆動電流Ｉ1 が数式２０と求まる。
式１６、同１７、同１８が得られ、結局駆動電流Ｉ2 が
数式１９、駆動電流Ｉ1 が数式２０と求まる。
【００３８】
【数１６】
【００３９】
【数１７】
【００４０】
【数１８】
【００４１】
【数１９】
【００４２】
【数２０】
【００４３】要するに、第１実施例と同様に、駆動電流
（Ｉ1 、Ｉ2 ）には電源電圧ＶDDを含まれていない。従
って、この第３実施例回路においても、４つのトランジ
スタ（Ｍ１、Ｍ２、Ｍ３、Ｍ４）が全て飽和領域で動作
していれば、駆動電流Ｉ1 及び同Ｉ2 は電源電圧の変動
の影響を受けないのである。外部への取り出し方も第１
実施例と同様である。
（Ｉ1 、Ｉ2 ）には電源電圧ＶDDを含まれていない。従
って、この第３実施例回路においても、４つのトランジ
スタ（Ｍ１、Ｍ２、Ｍ３、Ｍ４）が全て飽和領域で動作
していれば、駆動電流Ｉ1 及び同Ｉ2 は電源電圧の変動
の影響を受けないのである。外部への取り出し方も第１
実施例と同様である。
【００４４】そして、図１に対する図２のように、この
第３実施例回路に対しても図４に示すように、（Ｍ１、
Ｍ２）をｐチャネルのＭＯＳトランジスタで構成し、
（Ｍ３、Ｍ４）をｎチャネルのＭＯＳトランジスタで構
成でき、同一特性の定電流回路が得られる。
第３実施例回路に対しても図４に示すように、（Ｍ１、
Ｍ２）をｐチャネルのＭＯＳトランジスタで構成し、
（Ｍ３、Ｍ４）をｎチャネルのＭＯＳトランジスタで構
成でき、同一特性の定電流回路が得られる。
【００４５】
【発明の効果】以上説明したように、本発明の定電流回
路によれば、ゲートとドレインが接続される第１及び第
２のトランジスタと、この第１及び第２のトランジスタ
のそれぞれを駆動するカレントミラー回路（周知のよう
に２つのトランジスタで構成される）とで構成し、この
第１及び第２のトランジスタにおいて、第１のトランジ
スタのゲート・ドレイン間に抵抗を挿入する（第１発
明）、又は、第２のトランジスタのソースに抵抗を付加
し（第２発明）、カレントミラー回路を構成する２つの
トランジスタを能力比の異なるもので構成する、また
は、それに加えて第１及び第２のトランジスタを能力比
の異なるものとし、これにより第１及び第２のトランジ
スタがＫ：１の電流比で動作するようにしてあるので、
電源電圧変動の影響及びスレッショルド電圧の影響を受
けない駆動電流を形成でき、つまり、製造偏差に対し電
流のばらつきを小さくでき、しかもスレッショルド電圧
と無関係に電流設定ができる。従って、本発明によれ
ば、ＣＭ０Ｓ集積回路化に好適な定電流回路を提供でき
る。
路によれば、ゲートとドレインが接続される第１及び第
２のトランジスタと、この第１及び第２のトランジスタ
のそれぞれを駆動するカレントミラー回路（周知のよう
に２つのトランジスタで構成される）とで構成し、この
第１及び第２のトランジスタにおいて、第１のトランジ
スタのゲート・ドレイン間に抵抗を挿入する（第１発
明）、又は、第２のトランジスタのソースに抵抗を付加
し（第２発明）、カレントミラー回路を構成する２つの
トランジスタを能力比の異なるもので構成する、また
は、それに加えて第１及び第２のトランジスタを能力比
の異なるものとし、これにより第１及び第２のトランジ
スタがＫ：１の電流比で動作するようにしてあるので、
電源電圧変動の影響及びスレッショルド電圧の影響を受
けない駆動電流を形成でき、つまり、製造偏差に対し電
流のばらつきを小さくでき、しかもスレッショルド電圧
と無関係に電流設定ができる。従って、本発明によれ
ば、ＣＭ０Ｓ集積回路化に好適な定電流回路を提供でき
る。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る定電流回路の回路図
である。
である。
【図２】本発明の第２実施例に係る定電流回路の回路図
である。
である。
【図３】本発明の第３実施例に係る定電流回路の回路図
である。
である。
【図４】本発明の第４実施例に係る定電流回路の回路図
である。
である。
【図５】従来の定電流回路の回路図である。
【図６】従来の定電流回路の回路図である。
Ｍ１〜Ｍ４ ＭＯＳトランジスタ ＶDD 電源 Ｒ 抵抗
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03F 1/30 H03F 3/34 - 3/347 G05F 3/24
Claims (2)
- 【請求項１】 ＭＯＳトランジスタで構成される定電流
回路であって； この定電流回路は、ゲート幅とゲート長との比Ｋで表現
する能力比の異なる２つのトランジスタで構成されるカ
レントミラー回路と； 能力比が異なる、又は、等しい
２つのトランジスタであって、ドレインが抵抗を介して
ゲートに接続されると共に、その抵抗を介して前記カレ
ントミラー回路の能力比が他方のＫ倍である一方のトラ
ンジスタから駆動電流の供給を受ける第１のトランジス
タ、及び、ゲートが前記第１のトランジスタのドレイン
に接続され、ドレインが直接的に前記カレントミラー回
路の他方のトランジスタから駆動電流の供給を受ける第
２のトランジスタと； を備えたことを特徴とする定電
流回路。 - 【請求項２】 ＭＯＳトランジスタで構成される定電流
回路であって； この定電流回路は、ゲート幅とゲート長との比Ｋで表現
する能力比の異なる２つのトランジスタで構成されるカ
レントミラー回路と； 能力比が異なる、又は、等しい
２つのトランジスタであって、ドレインがゲートに直接
接続されると共に、直接的に前記カレントミラー回路の
能力比が他方のＫ倍である一方のトランジスタから駆動
電流の供給を受ける第１のトランジスタ、及び、ソース
抵抗を有すると共に、ゲートが前記第１のトランジスタ
のドレインに接続され、ドレインが直接的に前記カレン
トミラー回路の他方のトランジスタから駆動電流の供給
を受ける第２のトランジスタと； を備えたことを特徴
とする定電流回路。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4024558A JP2800523B2 (ja) | 1992-01-14 | 1992-01-14 | 定電流回路 |
| CA002066929A CA2066929C (en) | 1991-08-09 | 1992-04-23 | Temperature sensor circuit and constant-current circuit |
| EP92107075A EP0531615A2 (en) | 1991-08-09 | 1992-04-24 | Temperature sensor circuit and constant-current circuit |
| SG1996005710A SG49782A1 (en) | 1991-08-09 | 1992-04-24 | Temperature sensor circuit and constant-current circuit |
| US07/873,228 US5357149A (en) | 1991-08-09 | 1992-04-24 | Temperature sensor circuit and constant-current circuit |
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