KR950005521B1 - 정전류 회로 - Google Patents

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KR950005521B1
KR950005521B1 KR1019950007229A KR19950007229A KR950005521B1 KR 950005521 B1 KR950005521 B1 KR 950005521B1 KR 1019950007229 A KR1019950007229 A KR 1019950007229A KR 19950007229 A KR19950007229 A KR 19950007229A KR 950005521 B1 KR950005521 B1 KR 950005521B1
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transistor
transistors
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가쯔지 기무라
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닛본덴기 가부시끼가이샤
세끼모또 타다히로
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Abstract

내용 없음.

Description

정전류 회로
제1도는 종래의 온도 감지 회로의 예를 도시한 회로도.
제2도는 종래의 온도 감지 회로의 다른 예를 도시한 회로도.
제3도는 종래의 정전류 회로의 예를 도시한 회로도.
제4도는 종래의 정전류 회로의 다른 예를 도시한 회로도.
제5도는 본 발명의 제1실시예에 따른 온도 감지 회로의 회로도.
제6도는 제5도에 도시된 온도 감지 회로의 출력 전압과 온도의 관계를 도시한 그래프.
제7도는 본 발명의 제2실시예에 따른 온도 감지 회로의 회로도.
제8도는 제7도에 도시된 온도 감지 회로의 출력 전압과 온도의 관계를 도시한 그래프.
제9도는 본 발명의 제3실시예에 따른 정전류 회로의 회로도.
제10도는 본 발명의 제4실시예에 따른 정전류 회로의 회로도.
제11도는 본 발명의 제5실시예에 따른 정전류 회로의 회로도.
제12도는 본 발명의 제6실시예에 따른 정전류 회로의 회로도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 차동 쌍 회로 2,12 : 레벨시프트회로
3,13 : 출력단 회로 4,5,14,15 : 출력 단자
11a : 차동 트랜지스터 쌍 11b : 전류 미러 회로
본 발명은 온도 감지 회로 및 정전류 회로에 관한 것으로, 특히 MOS형 집적 회로상에 MOS 트랜지스터로 형성된 정전류 회로에 관한 것이다.
종래의 온도 감지 회로는 제1도 및 제2도에 도시된 바와 같이 일반적으로 바이폴라 트랜지스터로 형성된다. 제1도 및 제2도에 도시된 회로는 npn형 또는 pnp형의 n개의 트랜지스터(Q1,Q2,…,Qn), n개의 정전류(I1,I2,…,In)을 n개의 트랜지스터(Q1, Q2,…,Qn)에 각각 공급하기 위한 n개의 정전류원, 및 정전압 (Vcc)를 각각의 n개의 트랜지스터(Q1,Q2,…,Qn)에 인가하기 위한 정전압원으로 각각 포함된다. 이들 회로들의 동작에 대해서 후술하겠다.
제1도 또는 제2도에 있어서, 각각의 트랜지스터[Qj(j=1,2,…,n-1,n)]의 전류 및 포화 전류를 각각 Ij및 Is라고 하고, 볼쯔만 상수를 k, 절대 온도를 T, 단위전하를 q, 트랜지스터(Qj)의 베이스-에미터 전압을 VBEj라고 하면, n개의 정전류원의 각각의 전류[Ij(j=1,2,…,n-1,n)] 은 다음과 같다.
여기서, 트랜지스터(Qj)의 직류 증폭률이 상당히 높고 이의 베이스 전류가 무시할 정도이면, 트랜지스터(Qj)의 베이스-에미터 전압(VBEj)는 다음과 같이 표현될 수 있다.
결과적으로, 제1도에 도시된 회로에서, 회로의 출력 전압(Vo)는 다음과 같이 표현될 수 있다.
한편, 제2도에 도시된 회로에서, 정전압원의 전압(Vcc)와 회로의 출력 전압(Vo)의 차(Vcc-Vo)는 다음과 같다.
식(3) 및 식(4)에서 알 수 있는 바와 같이, 제1도 또는 제2도에 도시된 온도 감지 회로에 있어서, 절대온도(T)에 비례하는 전압이 얻어질 수 있다. 이것은 온도 감지 회로가 배치된 위치에서의 온도가 검출될 수 있다는 것을 의미한다.
그런, 상술된 종래의 온도 감지 회로가 바이폴라 트랜지스터 대신에 MOS 트랜지스터를 사용하여 MOS형 집적 회로로 실현될 경우, 실제로 MOS형 집적 회로가 기생 바이폴라 트랜지스터를 사용하기 때문에 매우 큰 직류증폭률을 얻기가 어려우므로, 실제 출력 전압(Vo)가 식(3) 또는 식(4)로 부터 계산된 값에서 크게 벗어나 이 회로가 실제로 사용되기에는 불리하다는 문제점이 발생한다.
부수적으로, 온도 감지 회로의 출력을 예를 들어, A/D변환기에 의해 수신하는 경우, 상술된 종래의 온도 감지 회로가 차동 출력형태가 아니기 때문에, 기준전압원은 부가적으로 사용된다는 단점이 있다. 기준전압원이 부가적으로 사용되면, 이것이 갖는 온도특성은 온도 감지 회로 자체의 특성을 저하시킬 수 있다.
그 다음, MOS 트랜지스터로 형성된 정전류 회로와 같이, 제3도 또는 제4도에 도시된 회로는 종래 기술로 널리 공지되어 있다.
제3도에 도시된 정전류 회로는 1977년 6월, "IEEE Journal of Solid-State Circuits" Vol. SC-12, No.3의 224 내지 231페이지에 기재되어 있는 회로인데, MOS 트랜지스터가 미약한 반전상태하에서 동작되므로, 30nA 내지 2㎂만큼 작은 출력전류(IR)을 얻을 수 있다.
한편, 제4도에 도시된 회로는 1990년 맥그로우-힐(McGraw-Hill)에 의해 공개된 "VLSI Design Techniques for Analog and Digital Circuits"의 363페이지에 기재되어 있는데, 이 회로는 부스트 스트랩 전류원/싱크라고 칭해진다. 이 회로에서, MOS 트랜지스터(M61)의 드레인전류(ID61) 및 MOS 트랜지스터(M62)의 드레인전류(ID62)는 아래 식(5) 및 식(6)과 관련되고, 여기에서 VTH는 임계전압이고, KN'는 콘덕턴스이며, L61은 게이트 길이이고, W61은 게이트 폭이다.
ID61=ID62………………………………………………(5)
ID62=(VTH/R)+(1/R)·(2ID61·L61/KN'·W61)1/2……………………(6)
제3도에 도시된 정전류 회로에 있어서, 출력전류는 10㎁ 내지 수 마이크로 암페어(㎂)만큼 작으므로, 전류의 실제동작 레벨(약 수백 마이크로 암페어)은 다른 방법으로 더욱 정교하게 하지 않는 한 달성될 수 없다는 문제점이 발생한다.
제4도에 도시된 정전류 회로에 있어서, 임계전압(VTH)는 가변적이므로, 제조상의 편차에 주목할 경우에 출력전류의 분산은 지나치게 크다.
그러므로, 본 발명의 목적은 임계전압의 변화에 무효하게 전류를 세팅시킬 뿐만 아니라 실제 동작 레벨값에서 전류를 얻을 수 있어 CMOS 집적 회로에 적합하게 사용될 정전류 회로를 제공하기 위한 것이다.
본 발명에서는 MOS 트랜지스터로 형성된 차동 출력형태의 온도 감지 회로가 제공되어 있다.
본 발명에서는 또한 CMOS 집적 회로상에 MOS 트랜지스터로 형성된 차동 출력형태의 온도 감지 회로가 제공되어 있다.
(1) 본 발명의 제1특징에 있어서, MOS 트랜지스터로 형성된 차동 출력형태의 온도 감지 회로가 제공된다.
이 회로는 차동 쌍 회로 및 피드백회로를 포함한다. 이 차동 쌍 회로는 게이트 폭과 게이트 길이비(W/L)이 서로 상이한 제1 및 제2MOS 트랜지스터, 제1 및 제2트랜지스터의 부하회로, 및 제1 및 제2트랜지스터를 구동시키기 위한 정전류원을 포함한다. 피드백회로는 차동 쌍 회로의 한 MOS 트랜지스터의 드레인으로 부터 차동 쌍 회로의 출력 전압이 공급됨으로써, 제1 및 제2MOS 트랜지스터의 드레인전류가 서로 동등하게 형성될 수 있도록 차동 쌍 회로를 피드백 제어한다.
양호하게, 차동 쌍 회로의 제1MOS 트랜지스터의 게이트는 기준전압으로 인가될 온도 감지 회로의 출력단자 쌍중 한 단자에 접속된다. 제2MOS 트랜지스터의 게이트는 이들 출력 단자 쌍중 다른 단자에 접속됨으로써 이곳을 통하여 피드백회로로 부터 피드백전압을 수신한다.
부하회로는 전류 미러 회로를 포함하는 것이 바람직하다. 이 경우에, 부하회로는 게이트 폭과 게이트 길이 비(W/L)이 서로 동등한 2개의 MOS 트랜지스터를 양호하게 포함한다.
본 발명의 제1특징은 온도 감지 회로는 제1 및 제2트랜지스터의 드레인전류를 서로 동등해지도록 제어하기 위해 피드백회로의 출력 전압을 차동 쌍 회로에 피드백시키므로, 차동 쌍 회로의 2개의 입력단자들 사이에서 온도에 비례한 전압을 얻을 수 있다. 따라서, MOS 트랜지스터로 형성된 차동 출력형태인 온도 감지 회로는 우수한 특성을 얻을 수 있다.
피드백회로는 상술된 회로에 제한되지 않으며, 상기와 동일한 방식으로 동작할 수 있는 경우에 소정의 다른 형태의 회로일 수도 있다. 부하회로는 특정하게 제한되지는 않지만, 전류 미러 회로로 구성되는 것이 바람직하며, 특히 게이트 폭과 게이트 길이비가 서로 동등한 2개의 MOS 트랜지스터로 구성되는 전류 미러회로가 바람직하다.
(2) 본 발명의 제2특징에 있어서, CMOS 집적 회로상에 CMOS 트랜지스터로 적합하게 형성된 차동 출력형태의 온도 감지 회로가 제공된다.
제2특징의 온도 감지 회로는 게이트 폭과 게이트 길이비(W/L)이 서로 상이한 2개의 MOS 트랜지스터를 갖고 있고 정전류원을 통해 구동될차동 쌍전류, 게이트 폭과 게이트 길이비가 서로 상이한 2개의 MOS 트랜지스터를 포함하고 차동 쌍 회로의 부하를 구성하는 전류 미러 회로, 및 차동 쌍 회로의 드레인전류비가 전류 미러 회로의 미러비와 동일하게 구성될 수 있도록 전류 미러 회로의 출력을 차동 쌍 회로의 한 MOS 트랜지스터의 게이트로 피드백시키기 위한 피드백회로를 포함한다.
피드백회로는 상술된 회로에 제한되지 않으며, 상기와 동일한 방식으로 동작할 수 있는 경우에 소정의 다른 형태의 회로일 수도 있다. 그러나, 극성이 서로 상이한 2개의 MOS 트랜지스터를 사용하여 상보적인 회로를 구성하는 것이 바람직하다.
제2특징의 회로는 차동 쌍 회로의 드레인 전류비를 전류 미러 회로의 미러비와 동등하게 구성되도록 제어하기 위해 전류 미러 회로의 출력을 차동 쌍 회로로 피드백시키므로, 차동 쌍 회로의 2개의 입력단자들 사이의 온도에 비례한 전압을 얻을 수 있게 된다. 결과적으로, 차동 출력형태의 온도 감지 회로는 CMOS 트랜지스터를 사용하여 CMOS 집적 회로상에 실현될 수 있다.
제1특징과 제2특징의 차이점이 있는데, 제1특징의 온도 감지 회로에서의 출력 전압은 차동 쌍 회로의 2개의 MOS 트랜지스터에 의해서만 발생되는데 비해, 제2특징의 온도 감지 회로의 출력 전압은 차동 쌍 회로의 2개의 MOS 트랜지스터, 및 이의 부하를 구성하는 전류 미러 회로의 2개의 MOS 트랜지스터에 의해 발생되므로, 결과적으로 보다 높은 출력 전압이 발생된다. 이러한 결과로서, 동일한 출력 전압이 더욱 소형 트랜지스터에 의해 발생될 수 있으므로, 보다 작은 칩 면적에 제조될 수 있다.
(3) 본 발명의 제3특징에 있어서, CMOS 집적 회로 제조시에 적합하게 사용되고 2가지 형태, 즉 제1및 제2회로로 구성될 수 있는 정전류 회로가 제공된다.
제1형태의 정전류 회로는 게이트 폭과 게이트 길이비(W/L)이 서로 상이한 2개의 MOS 트랜지스터를 포함하는 전류 미러 회로, 및 게이트 폭과 게이트 길이비가 서로 상이하거나 동일한 제1MOS 트랜지스터 및 제2 MOS 트랜지스터를 포함한다. 제1MOS 트랜지스터는 저항을 통해 서로 접속되고 저항을 통해 전류 미러 회로의 한 MOS트랜지스터로 부터 구동전류가 공급되는 드레인 및 게이트를 갖는다. 제2MOS 트랜지스터는 제1 MOS 트랜지스터의 드레인에 접속된 게이트, 및 구동전류를 전류 미러 회로의 다른 MOS 트랜지스터로 부터 직접 수신하는 드레인을 갖는다. 그리고, 제1 및 제2 MOS 트랜지스터는 정전류비로 동작될 수 있도록 구성된다.
또한, 제3특징의 제2형태의 정전류 회로는 게이트 폭과 게이트 길이비가 서로 상이한 2개의 MOS 트랜지스터를 포함하는 전류 미러 회로, 및 게이트 폭과 게이트 길이비가 서로 상이하거나 동일한 제1MOS 트랜지스터 및 제2MOS 트랜지스터를 포함한다.
제2특징의 제1형태에서와 같이 정전류비로 동작될 수 있도록 구성된 제1 및 제2MOS 트랜지스터에 있어서, 다음과 같은 차이점이 있는데, 이러한 형태에서, 제1 MOS 트랜지스터는 서로 직접 접속되어 전류미러 회로로 부터 구동전류를 직접 수신하는 드레인 및 게이트를 갖고 있는 한편, 제2MOS트랜지스터는 저항에 접속된 소스 및 제1MOS 트랜지스터의 드레인에 접속된 게이트를 갖고 있으므로 구동전류를 전류미러 회로로 부터 직접 수신한다.
제3특징의 각각의 정전류 회로는 일정 구동전류비에서 동작가능한 제1 및 제2MOS 트랜지스터를 갖고 있는데, 구동전류가 전원전압의 변화 및 임계전압의 분산에 무효하게 발생될 수 있다는 것을 의미한다. 따라서, 출력전류의 분산은 제조시 편차에 대해 작아질 수 있고, 한층 더 전류는 임계전압과 무관하게 세트될 수 있다. 따라서, CMOS 집적 회로 제조시에 적합하게 사용될 정전류 회로가 실현될 수 있다.
제1 및 제2MOS 트랜지스터를 일정 드레인전류비로 동작시키기 위해서는 다음과 같은 3가지 방법이 있는데 ; 제1방법은 구동될 제1 및 제2MOS 트랜지스터의 게이트 폭과 게이트 길이비(W/L)을 상이하게 구성하고, 또한 전류 미러 회로를 구성하는 2개의 MOS 트랜지스터의 게이트 폭과 게이트 길이비를 서로 상이하게 구성하는 것이다. 제2방법은 구동될 2개의 MOS 트랜지스터의 게이트 폭과 게이트 길이비를 상이하게 구성하고, 전류 미러 회로를 구성하는 2개의 MOS 트랜지스터의 게이트 폭과 게이트 길이비를 서로 동일하게 구성하는 것이다. 제3방법은 구동될 2개의 MOS 트랜지스터의 게이트 폭과 게이트 길이비를 서로 동일하게 구성하고, 전류 미러 회로를 구성하는 2개의 MOS 트랜지스터의 게이트 폭과 게이트 길이비를 서로 상이하게 구성하는 것이다.
상술된 3가지 방법들 중 두 번째 방법에서, 구동전류는 임계전압으로 인한 효과를 갖고 있으므로, 임계전압이 제조편차로 인한 변화를 갖는 경우에 출력전류는 분산되도록 변화될 수 있다. 이 관점에서, 제1 또는 제2방법은 이것이 이러한 불리한 점을 갖지 않는다는 경지에서 사용되는 것이 바람직하다.
제1 및 제2MOS 트랜지스터, 및 전류 미러 회로를 구성하는 2개의 MOS 트랜지스터는 극성이 서로 상이한 것이 바람직하다. 이것은 제1 및 제2MOS 트랜지스터가 n채널형으로 구성되면 전류 미러 회로의 2개의 MOS 트랜지스터는 p채널형으로 구성되는 것이 바람직하고, 한편 전자의 트랜지스터가 p채널형으로 구성되면 후자의 트랜지스터는 n채널형으로 구성되는 것이 바람직하다는 것을 의미한다. 그러므로, 상기와 같이 양호하게 구성된 회로는 CMOS 집적 회로를 제조하는데 동일한 극성을 사용하는 것보다 더욱 적합하게 사용된다.
이하, 본 발명의 양호한 실시예에 대해 제5도 내지 제12도를 참조하여 설명하겠다.
[제1실시예]
제5도는 본 발명의 제1실시예에 따른 온도 감지 회로를 도시한 도면으로, 이 회로는 차동 쌍 회로(1), 레벨 시프트 회로(2) 및 출력단 회로(3)를 포함한다.
차동 쌍 회로(1)은 소스가 정전류원을 통해 접지되도록 서로 공통으로 접속된 2개의 n채널 MOS 트랜지스터(M1 및 M2)를 갖는다. 트랜지스터(M1 및 M2)는 정전류원으로 부터 공급된 정전류(Io)에 의해 구동된다. MOS 트랜지스터(M1)의 게이트에는 기준전압원으로 부터 기준준압(VR)이 인가되고 한 출력 단자(5)에 접속된다. 트랜지스터(M2)의 게이트는 다른 출력 단자(4)에 접속된다. 트랜지스터(M1 및 M2)는 게이트 폭과 게이트 길이비(W/L)이 서로 다르다.
트랜지스터(M1 및 M2)의 드레인은 이것의 부하를 구성하는 2개의 p채널 MOS 트랜지스터(M3 및 M4)의 드레인에 각각 접속된다. 트랜지스터(M3 및 M4)의 게이트는 트랜지스터(M1)의 드레인에 접속되도록 서로 공통으로 접속된다. 트랜지스터(M3 및 M4)는 게이트 폭과 게이트 길이비(W/L)이 서로 같고, 이것의 소스에는 정전압원으로 부터 정전압(VDD)가 인가된다. 트랜지스터(M3 및 M4)는 전류 미러 회로를 구성한다.
레벨 시프트 회로(2)는 게이트가 MOS 트랜지스터(M2)의 드레인에 접속된 n채널 MOS 트랜지스터(M5)를 포함한다. 트랜지스터(M5)는 이것의 소스에 접속된 정전류원을 통해 접지되고 이 정전류원으로 부터 공급된 정전류(I1)에 의해 구동된다. 트랜지스터(M5)의 게이트는 차동 쌍 회로(1)의 출력 전압을 수신하기 위해 트랜지스터(M 2 및 M4)의 드레인의 접속점에 접속된다. 트랜지스터(M5)의 드레인은 정전압(VDD)가 공급된다.
출력단 회로(3)은 드레인이 서로 접속된 p채널 MOS 트랜지스터(M6) 및 n채널 MOS 트랜지스터(M7)을 포함하는 상보회로이다. 트랜지스터(M6)의 드레인과 게이트 사이에, 저항(R1) 및 캐패시터(C1)이 위상 수정용으로 삽입된다. 트랜지스터(M 6)의 게이트는 차동 쌍 회로(1)의 출력 전압이 인가되고, 이것의 소스는 정전압(VDD)가 공급된다. 트랜지스터(M7)의 소스는 접지된다. 트랜지스터(M6 및 M7)의 드레인의 접속저에 트랜지스터(M2)의 게이트 및 출력 단자(4)가 접속된다. 트랜지스터(M7)의 게이트는 접속점에서 전압을 받아들이기 위해 트랜지스터(M5)와 정전류원의 접속점에 접속된다. 출력 전압(VOUT)은 출력 단자 쌍(4와 5) 사이에서 얻어진다.
상기와 같이 배열된 레벨 시프트 회로(2) 및 출력단 회로(3)는 MOS 트랜지스터(M1)의 드레인전류(ID1)및 MOS 트랜지스터(M2)의 드레인전류(ID2)가 서로 동등해지도록 차동 쌍 회로(1)을 제어하는 피드백회로를 구성한다. 피드백회로의 출력 전압을 차동 쌍 회로(1)의 트랜지스터(M1 및 M2)의 드레인전류(ID1및 ID2)가 서로 동등해지도록 피드백회로의 출력 전압을 차동 쌍 회로(1)의 트랜지스터(M2)의 게이트로 피드백시킨다.
피드백회로는 제5도에 도시된 회로에 제한되지 않고, 상기와 동일한 피드백 동작을 달성할 수 있는 경우에 소정의 다른 형태의 회로도 사용될 수 있다.
그 다음, 이 회로의 동작 및 특성에 대해서 설명하겠다.
트랜지스터(M1 및 M2)의 게이트 폭과 게이트 길이비를 각각 W1/L1 및 W2 /L2라고 하고, 이것의 드레인전류를 각각 ID1및 ID2라고 하며, 임계전압을 VTH라고 하고, 트랜스콘덕턴스 파라메터를 β1이라 하며, 트랜지스터(M1)의 게이트-소스전압 (VGS1)과 트랜지스터(M2)의 게이트-소스전압(VGS2) 사이의 차를 ΔV1라고 하면, 다음 식이 성립될 수 있다.
ID1=β1(VGS1-VTH)2………………………………………(11)
ID2=Kβ1(VGS2-VTH)2……………………………………… (12)
ID1+ID2=IO………………………………………(13)
ΔV1=VGS1-VGS2………………………………………(14)
여기에서, 전자의 이동도가 μ이고 게이트 산화물막의 용량이 Cox이면, β1 및 K는 다음과 같이 표현될 수 있다.
β1=μ(Cox/2)·(W1/L1)………………………………………(15)
K=(W2/L2)/(W1/L1)………………………………………(16)
이 경우에, 차동 쌍 회로(1)의 MOS 트랜지스터(M1 및 M2)의 드레인전류(ID1및 ID2)는 레벨 시프트 회로(2) 및 출력단 회로(3)을 통해 패드백 제어함으로써 항상 서로 동등해진다. 결과적으로, 식(13)으로 부터 다음 식이 얻어질 수 있다.
ID1=ID2=(1/2)·IO………………………………………(17)
따라서, 식(11) 및 식(12)는 각각 다음과 같이 변경될 수 있다.
{(1/2)(IO/β1)}1/2=VGS1-VTH………………………………………(18)
{(1/2)(IO/Kβ1)}1/2=VGS2-VTH………………………………………(19)
식(17)이 성립되는 경우에 차동 쌍 회로(1)의 입력전압과 출력 전압(VOUT)이 동일하고 각각의 MOS 트랜지스터(M1 및 M2)의 게이트-소스전압(VGS1과 VGS2)사이의 차가 (ΔV1)O로 표현되면, 이것은 식(18)에서 식(19)을 감산하거나 다음 식에 의해 얻어질 수 있다.
(ΔV1)O=(IO/2β1)1/2·(1-1/K1/2)
=(1/μ1/2)·(IO/Cox)1/2
×[{1/(W1/L1)1/2}-{1/(W2/L2)1/2}] …………………(20)
결과적으로, 제5도에 도시된 회로에 있어서, 드레인전류(I1및 I2)가 서로 동일하도록 차동 쌍 회로(1)을 제어함으로써, 차동 쌍 회로(1)의 트랜지스터(M1 및 M2)의 게이트-소스 전압(VGS1과 VGS2) 사이의 차[(ΔV1)O] 또는 출력 전압(VOUT)은 이동도(μ)의 제곱근에 반비례하게 변화된다는 것을 알 수 있다.
이동도(μ)는 온도의 함수이고, 절대 온도(T1)에서의 이동도[μ(T1)]과 절대 온도(T2)에서의 이동도 [μ(T2)]의 관계식은 다음과 같이 표현될 수 있다.
μ(T2)/μ(T2)=(T2/T1)-3/2……………………………………… (21)
즉, 온도(T1 및 T2)에서의 이동도 비는 온도비의 (3/2)승, 또는 (T2/T1)3/2에 반비례하게 변화된다. 여기에서, 식(20) 및 식(21)로 부터 식(22)가 얻어질 수 있다.
(ΔV1(T))O∝1/μ(T)1/2=(1/μ(TO)1/2)·(T/TO)3/4…………………… (22)
식(22)로 부터, 각각의 트랜지스터(M1 및 M2)의 드레인전류(I1및 I2)가 서로 동일한 경우, 트랜지스터(M1 및 M2) 사이의 게이트-소스전압 차[(ΔV1)O] 또는 출력 전압(VOUT)은 절대 온도(T)와 기준 절대 온도(TO)의 (3/4)승 또는 (T/TO)3/4에 비례하게 변화된다는 것을 알 수 있다.
TO=300K인 경우, 식(22)는 제6도에 그래프로 도시되는데, 출력 전압(VOUT)은 절대 온도(T)에 거의 비례한다는 것을 알 수 있다.
상술된 바와 같이, 이 실시예의 회로는 차동 쌍 회로(1)의 각각의 트랜지스터(M 1 및 M2)의 드레인전류(ID1및 ID2)가 서로 동일해지도록 피드백 제어한다. 따라서, MOS 트랜지스터를 사용한 차동 출력형태의 온도 감지 회로가 실현될 수 있다.
[제2실시예]
제7도는 본 발명의 제2실시예에 따른 온도 감지 회로를 도시한 도면으로, 이 회로는 차동 트랜지스터쌍(11a)및 전류 미러 회로(11b)로 구성된 차동 쌍 회로, 레벨 시프트 회로(12) 및 출력단 회로(13)을 포함한다.
제7도에서, 차동 트랜지스터 쌍(11a)는 제1실시예에서와 같이 트랜지스터의 소스가 서로 공통으로 접속된 2개의 n채널 MOS 트랜지스터(M11 및 M12)를 갖는다. 트랜지스터(M11 및 M12)는 정전류원을 통해 접지되어 이들로 부터 공급된 정전류( I10)에 의해 구동된다. 트랜지스터(M11)의 게이트에는 기준전압원으로 부터 기준전압 (VR)이 인가되고, 한 출력 단자(15)에 접속된다. 트랜지스터(M12)의 게이트는 다른 출력단자(14)에 접속된다.
트랜지스터(M11 및 M12)는 게이트 폭과 게이트 길이비가 서로 상이하고, 트랜지스터(M11)의 게이트 폭과 게이트 길이비 또는 W11/L11이 1인 경우에 트랜지스터(M12)의 게이트 폭과 게이트 길이비, 또는 W12/L12는 K1이 된다.
전류 미러 회로(11b)는 차동 트랜지스터 쌍(11a)의 능동부하를 구성하고, 2개의 p채널 MOS 트랜지스터(M13 및 M14)를 갖는다. 트랜지스터(M13 및 M14)의 드레인은 트랜지스터(M11 및 M12)의 드레인에 각각 접속되고, 트랜지스터(M13 및 M14)의 게이트는 트랜지스터(M13)의 드레인에 접속되도록 공통으로 접속된다. 트랜지스터(M13 및 M14)의 소스에는 정전압원으로 부터 정전압(VDD)가 공급된다.
트랜지스터(M13 및 M14)는 게이트 폭과 게이트 길이비가 서로 상이하고, 트랜지스터(M14)의 게이트 폭과 게이트 길이비 또는 W14/L14가 1인 경우에 트랜지스터(M13)의 게이트 폭과 게이트 길이비 또는 W13/L13은 K2로 되며, 트랜지스터(M 13 및 M14)의 미러비가 K2 : 1이라는 것을 의미한다.
이 실시예의 전류 미러 회로(11b)는 제1실시예의 MOS 트랜지스터(M3 및 M4 )를 포함하는 부하회로와 구조면에서 닮았지만, 제1실시예의 2개의 MOS 트랜지스터( M3 및 M4)의 게이트 폭과 게이트 길이비가 서로 동일하다는 점이 상이하다.
레벨 시프트 회로(12)는 트랜지스터(M15)의 소스에 접속된 정전류원을 통해 접지된 n채널 MOS 트랜지스터(M15)를 갖는다. 트랜지스터(M15)는 정전류원으로 부터 공급된 정전류(I11)에 의해 구동된다. 트랜지스터(M15)의 게이트에 전류 미러 회로(11b)의 트랜지스터(M14)의 소스로 부터 차동 쌍 회로의 출력 전압이 전달된다. 트랜지스터(M15)의 드레인에 정전압원으로 부터 정전압(VDD)가 전달된다.
출력단 회로(13)은 드레인이 서로 접속된 p채널 트랜지스터(M16) 및 n채널 MOS 트랜지스터(M17)을 포함하는 상보적인 구조를 갖는다. 트랜지스터(M16)의 소스에는 정전압원으로 부터 정전압(VDD)가 인가되고, 이것의 게이트는 차동 쌍 회로의 출력 전압이 인가된다. 트랜지스터(M16과 M17)의 드레인의 접속점은 출력 단자(14)에 접속된다. 부수적으로, 이것의 접속점은 출력단 회로(13)의 출력을 트랜지스터(M 12)의 게이트로 피드백시키기 위해 차동 쌍 회로의 트랜지스터(M12)의 게이트에 접속된다. MOS 트랜지스터(M16)의 게이트와 드레인 사이에, 저항(R2) 및 캐패시터(C 2)가 위상 수정용으로 삽입된다. 출력 전압(VOUT)은 출력 단자 쌍(14와 15) 사이에서 얻어진다.
레벨 시프트 회로(12) 및 출력단 회로(13)은 각각의 트랜지스터(M11 및 M12 )의 드레인 전류(ID1및 ID2)의 비가 전류 미러 회로(11b)의 미러비와 동등해지도록 전류 미러 회로(11b)의 출력 전압이 차동 쌍 회로의 트랜지스터(M12)의 게이트로 피드백시키는 피드백 회로를 구성한다. 이 제2실시예의 레벨 시프트를 구성하지만, 제1실시예의 레벨 시프트 회로(2) 및 출력단 회로(3)과같이 피드백 회로를 구성하지만, 제1실시예의 회로는 트랜지스터(M1 및 M2)의 드레인 전류(ID1및 ID2)가 서로 동일해지도록 출력 전압을 트랜지스터(M2)의 게이트로 피드백시킨다는 점이 상이하다.
피드백 회로는 제7도에 도시된 회로에 제한되지 않고, 상기와 동일한 피드백 동작을 달성하는 경우에 소정의 다른 형태의 회로도 사용될 수 있다.
그 다음, 이 실시예의 온도 감지 회로의 동작에 대해 설명하겠다.
트랜지스터 쌍(11a)의 트랜지스터(M1)의 게이트 폭과 게이트 길이비 및 트랜지스터(M12)의 게이트 폭과 게이트 길이비가 1 : K1이기 때문에, 이들의 드레인 전류 (ID1및 ID2)는 아래 식(31) 및 식(32)로 각각 표현될 수 있다. 부수적으로, 드레인 전류(ID1및 ID2)와 정전류(I10) 사이의 관계식은 아래 식(33)으로 표현될 수 있고, 이 온도 감지 회로의 출력 전압(입력 오프셋 전압)(VOUT)은 아래 식(34)로 표현될 수 있다.
ID11=β2(VGS11-VTH)2………………………………………(31)
ID12=K1·β1(VGS12-VTH)2………………………………………(32)
ID11+ID12=I10………………………………………(33)
VOUT=VGS11-VGS12………………………………………(34)
여기에서, VGS11은 MOS 트래지스터(M11)의 게이트-소스 전압이고, VGS12는 MOS 트랜지스터(M12)의 게이트-소스 전압이며, VTH는 이것의 임계 전압이다. 또한, 이동도를 μ라 하고, 게이트 산화물막 용량을 Cox라 하며, 트랜스콘덕턴스 파라메터를 β2라 하면, 식(31) 및 식(32)에서의 β2가 다음과 같이 표현될 수 있다.
β2=μ(Cox/2)·(W11/L11)………………………………………(35)
전류 미러 회로(11b)의 트랜지스터(M13 및 M14)의 미러 비가 K2 : 1이기 때문에, 차동트랜지스터 쌍(M11 및 M12)는 다음 식(36)을 만족시키기 위해 피드백 제어를 받게 된다.
ID11=K2·ID12………………………………………(36)
따라서, 식(33) 및 식(34)로부터 드레인 전류(ID1및 ID2)는 미러비(K2) 및 정전류(I10)의 항으로 다음과 같이 표현될 수 있다.
ID11={K2/(K2+1)}·I10………………………………………(37)
ID12={1/(K2+1)}·I10………………………………………(38)
따라서, 식(31) 및 식(37)로부터, 다음 식(39)가 얻어질 수 있고, 식(39)로부터 다음 식(40)이 얻어질 수 있다.
{K2/(K2+1)}·I10=β2(VGS11-VTH)2……………………(39)
VGS11-VTJ=(I10/β2)1/2·{K2/(K2+1)}1/2………………… (40)
이와 마찬가지로, 식(32) 및 식(38)로부터 다음 식(41)이 얻어질 수 있고, 식(41)로부터 다음 식(42)가 얻어질 수 있다.
{1/(K2+1)}·I10=K1·β2(VGS12-VTH)2…………………………(41)
VGS12-VTJ=(I10/K1·β2)1/2·{1/(K2+1)}1/2……………………… (42)
결과적으로, 식(34)는 다음과 같이 표현될 수 있다.
VOUT=VGS11-VGS12
=(I10/β2)1/2·{K2/(K2+1)}1/2×[1-{1/(K1·K2)1/2}]
(1/μ1/2)·(2I10/Cox)1/2·(1/W11/L11)1/2}×{K2/(K2+1)}1/2·[1- {1/(K1·K2)1/2}] ……………………………………… (43)
식(43)로부터, 출력 전압[트랜지스터(M11 및 M12)의 입력 오프셋 전압]이 이동도(μ)의 제곱근에 반비례하게 변화된다는 것을 알 수 있다.
이동도(μ)는 절대 온도(T)의 함수이다. 그러므로, T1에서의 이동도[μ(T1)]과 T2에서의 이동도[μ(T2)]는 다음과 같이 관련될 수 있다.
{μ(T2)/μ(T1)}=(T2/T1)-3/2……………………………………… (44)
결과적으로, 출력 전압(VOUT)은 기준 절대 온도(TO)에서의 이동도[μ(TO)]의 항으로 다음과 같이 표현될 수 있다.
VOUT∝{1/μ(T)}1/2={1/μ(TO)}1/2·(T/TO)3/4……………………… (45)
이 식은 제1실시예에서의 식(22)와 동일하다.
제8도는 TO=300K인 경우에 식(45)로 표현된 관계식을 그래프로 도시한 것으로, 출력 전압(VOUT)은 절대온도(T)에 거의 비례한다.
식(43)에서, K2=1인 경우에 다음 식(46)이 얻어질 수 있고, K1=1인 경우에 다음 식(47)이 얻어질 수 있다.
(VOUT)K2=1=(I10/2·β2)1/2·(1-1/K11/2)…………………………(46)
(VOUT)K1=1=(I10/β2)1/2·(K2/K2+1)1/2·(1-1/K21/2) …………(47)
식(46) 및 식(47)로부터 이해할 수 있는 바와 같이, 식(43)은 K1과 K2에 대해 동등하지 않지만, K2＞1인 경우에 다음 식(48)이 얻어질 수 있다.
I/21/2=0.7071<{(K2/K2+1)}1/2<1………………………………………(48)
식(48)에서, {K2/(K2+1)}1/2의 값은 K2값의 변화에 대한 제곱근으로 압축되므로 식(48)에 표시된 변화의 범위를 나타내는데, 이것은 이 변화 범위가 K2의 것보다 작아진다는 것을 의미한다. 결과적으로, K1＞1이고 K2＞1이면 식(43)으로부터 출력 전압(VOUT)은 K1과 K2의 적의 역수의 제곱근, 또는 [1/(K1·K2)}1/2에 의해 결정되도록 개략적으로 계산될 수 있다. 이것은 이 실시예에서처럼 2개의 트랜지스터쌍[(M11 및 M12) 및 (M13 및 M14)]를 통해 출력 전압(VOUT)(오프셋 전압)을 발생시키는 이러한 회로가 예를 들어, 제1실시예에서처럼 단지 한개의 트랜지스터 쌍(M11 및 M12)를 통해 출력 전압을 발생시키는 회로보다 더욱 효과적이라는 것을 의미한다. 또한, 이것은 동일한 출력 전압(VOUT)이 소형 트랜지스터를 사용함으로써 실현될 수 있으므로, 보다 작은 칩 면적에 유리하게 제조할 수 있다는 것을 의미한다.
상술된 바와 같이, 제2실시예에 따른 온도 감지 회로는 트랜지스터 쌍(M11 및 M12)의 2개의 입력 단자들 사이의 온도에 비례한 전압을 얻을 수 있게 하고, 이것은 차동 출력 형태의 온도 감지 회로가 상보 MOS 트랜지스터를 사용함으로써 CMOS 집적 회로 상에 실현될 수 있다는 것을 의미한다.
[제3실시예]
제9도는 본 발명의 제3실시예에 따른 정전류 회로의 회로도인데, 이 회로는 2개의 n채널 MOS 트랜지스터(M21 및 M22) 및 2개의 p채널 MOS 트랜지스터(M23 및 M24)를 포함한다.
제9도에 있어서, n채널 MOS 트랜지스터(M21)의소스는 직접 접지되고, 이것의 드레인은 저항(R21)을 통해 p채널 MOS 트랜지스터(M21)의 드레인에 접속되며, 이것의 게이트 및 드레인은 저항(R21)을 통해 서로 접속된다. n채널 MOS 트랜지스터 (M22)의 소스는 직접 접지되고, 이것의 드레인은 트랜지스터(M24)의 드레인에 접속되며, 이것의 게이트는 트랜지스터(M21)의 드레인에 접속된다. 트랜지스터(M21 및 M22)는 피킹(peaking) 전류 미러 회로를 구성한다.
p채널 MOS 트랜지스터(M23)의 드레인은 저항(R21)을 통해 트랜지스터(M 21)의 드레인에 접속되고 트랜지스터(M21)의 게이트에 직접 접속된다. p채널 MOS 트랜지스터(M24)의 드레인은 트랜지스터(M22)의 드레인에 직접 접속된다. 트랜지스터(M23 및 M24)의 게이트는 트랜지스터(M24)의 드레인에 접속되도록 서로 공통으로 접속된다. 트랜지스터(M23 및 M24)의 드레인에는 정전압(VDD)가 인가된다. 트랜지스터(M23 및 M24)는 트랜지스터(M21 및 M22)를 구동시키는 간단한 전류 미러 회로를 구성한다.
이 실시예에 있어서, 구동될 트랜지스터(M21 및 M22)의 용량비, 또는 게이트 폭과 게이트 길이비(W/L)은 1 : 1이고, 한편, 전류 미러 회로를 구성하는 트랜지스터( M23 및 M24)의 용량비는 m1 : 1(m1＞1 또는 m1＜1)이다. 결과적으로, 동작이 시작되는 경우에 트랜지스터(M21)의 구동 전류비와 트랜지스터(M22)의 구동전류비는 m1 : 1이다.
여기에서, 제9도에서의 모든 트랜지스터(M21,M22,M23 및 M24)가 포화 영역에서 동작되는 경우에, 트랜지스터(M21)의 게이트-소스 전압이 VGS21로 표현되고, 트랜지스터(M22)의 게이트-소스 전압이 VGS22라 하고, 이것의 임계 전압을 VTH라 하며, 이것의 트랜스콘덕턴스를 β3이라 하면, 트랜지스터(M21)의 구동 전류(I21), 트랜지스터(M22)의 구동 전류(I22) 및 각각의 트랜지스터(M21 및 M22)의 게이트-소스 전압(VGS21과 VGS22) 사이의 차는 다음과 같이 각각 표현될 수 있다.
I21=β3(VGS21-VTH)2………………………………………(51)
I22=β3(VGS22-VTH)2……………………………………… (52)
VGS21-VGS22=R21·I21………………………………………(53)
전류 미러 회로를 구성하는 트랜지스터(M23 및 M24)의 용량비가 m1 : 1이므로, 트랜지스터(M23 및 M24)로 부터 각각 출력된 구동전류(I21및 I22)는 다음과 같이 서로 관련된다.
I21=m1·I22………………………………………(54)
결과적으로, 식(51) 및 식(52)를 VGS21및 VGS22에 대해 각각 풀어서 이들을 식(53)에 대입함으로써, 다음 식(55)가 얻어 질 수 있다.
VGS21-VGS22=(I21 1/2-I22 1/2)β31/2=R21·I21………………(55)
식(54) 및 식(55)로부터, 다음 식(56)이 얻어질 수 있고, 식(56)을 열거함으로써 다음 식(57)이 얻어질 수 있으며, 최종적으로 아래 식(58)이 얻어질 수 있다.
I21 1/2-(I21 1/2/m1)=β31/2·R21·I21………………………………………(56)
I21 1/2·[β31/2·R21·I21 1/2-{1-1/m11/2)}]=0………………(57)
I21 1/2=(1-1/m11/2)/(β31/2·R21)………………………………………(58)
따라서, 구동전류(I21및 I22)는 다음과 같이 각각 표현될 수 있다.
I21={(m11/2-1)/m11/2}2·{1/(β3·R212)}……………………………(59)
I22=m1{(m11/2-1)/m11/2}2·{1/(β3·R212)}………………………(60)
식(59) 및 식(60)은 정전압(VDD) 및 임계 전압(VTH)를 각각 포함하지 않는다. 이러한 사실로부터, 모든 트랜지스터(M21,M22,M23 및 M24)가 포화 영역에서 동작되는 경우에, 각각의 구동전류(I21및 I22)는 이들의 변화에 영향을 받지 않는다는 것을 알 수 있다. 결과적으로, 제9도에 도시된 회로는 정전류를 실제동작 레벨에서 안정하게 공급할 수 있게 한다. 부수적으로, 회로의 출력 전류와 같이 구동전류(I21및 I22)를 얻는 회로가 제공되는 경우에 이 회로는 구동될 수 있다.
[제4실시예]
제10도는 본 발명의 제4실시예에 따른 정전류 회로의 회로도인데, 이 회로는 2개의 p채널 MOS 트랜지스터(M31 및 M32) 및 트랜지스터(M31 및 M32)를 구동시키기 위해 전류 미러 회로를 구성하는 2개의 n채널 MOS 트랜지스터(M33 및 M34)를 포함한다. 이 회로는 p채널 MOS 트랜지스터(M31및 M32)가 n채널 MOS 트랜지스터 (M21및 M22) 대신에 사용되고 n채널 MOS 트랜지스터 (M33 및 M34)가 제3실시예의 회로에서의 p채널 MOS 트랜지스터(M23 및 M24) 대신에 사용된 회로와 동등하다.
p채널 MOS 트랜지스터(M31)의 소스에는 정전압(VDD)가 인가되고, 이것의 드레인은 저항(R31)을 통해 n채널 MOS 트랜지스터(M 33)의 드레인에 접속되며, 이것의 드레인 및 소스는 저항(R31)을 통해 서로 접속된다. p채널 MOS 트랜지스터(M32 )의 소스에는 정전압(VDD)가 인가되고, 이것의 드레인은 n채널 MOS 트랜지스터(M34 )의 드레인에 직접 접속되며, 이것의 게이트는 트랜지스터(M31)의 드레인에 바로 접속된다. 트랜지스터(M31 및 M32)는 파킹 전류 미러 회로를 구성한다.
n채널 MOS 트랜지스터(M33)의 직접 소스는 접지되고, 이것의 드레인은 저항 (R31)을 통해 트랜지스터(M31)의 드레인에 접속된다. n채널 MOS 트랜지스터(34)의 소스는 직접 접지되고, 이것의 드레인은 트랜지스터(M32)의 드레인에 접속된다. 트랜지스터(M33 및 M34)의 게이트는 트랜지스터(M34)의 드레인에 접속되도록 서로 공통으로 접속된다. 트랜지스터(M33 및 M34)는 트랜지스터(M31 및 M32)를 구동시키기 위한 간단한 전류 미러 회로를 구성한다.
이러한 제4실시예에 있어서, 구동될 트랜지스터(M31 및 M32)의 용량비(W/L )은 1 : 1이고, 트랜지스터( M33 및 M34)의 용량비는 m2 : 1(m2＞1 또는 m2＜1)이다. 결과적으로, 트랜지스터(m31)의 구동 전류비와 트랜지스터(M32)의 구동전류비는 동작시에 m2 : 1로 된다.
이 실시예에서, 사용될 트랜지스터는 제3실시예에서 사용된 트랜지스터와 채널 극성이 역으로 구성됨으로써 유사하게 동작되므로, 제3실시예에서 이미 기재된 식(51) 내지 식(60)은 유사하게 얻어질 수 있고, 제3실시예의 특성과 동일한 특성이 얻어질 수 있다.
[제5실시예]
제11도는 본 발명의 제5실시예에 따른 정전류 회로도인데, 이 회로의 구조는 트랜지스터(M21)의 게이트와 드레인 사이의 저항(R21)이 이들로부터 제거되어 제거된 저항(R21)이 트랜지스터(M22)의 소스와 접지사이에 삽입되도록 변형된 제9도에 도시한 제3실시예의 회로 구조와 동일하다.
제11도에 있어서, n채널 MOS 트랜지스터(M41)의 소스는 바로 접지되고, 이것의 드레인은 p채널 MOS 트랜지스터(M43)의 드레인에 접속되며, 이것의 게이트 및 드레인은 서로 접속된다. n채널 MOS 트랜지스터 (M42)의 소스는 저항(R42)를 통해 접지되고, 이것의 드레인은 p채널 MOS 트랜지스터(M44)의 드레인에 접속되며, 이것의 게이트는 트랜지스터(M41)의 드레인에 접속된다. 트랜지스터(M41 및 M42)는 위들러(widlar) 전류 미러 회로를 구성한다.
p채널 MOS 트랜지스터(M43)의 드레인은 트랜지스터(M 41)의 드레인에 바로 접속된다. p채널 MOS 트랜지스터(M44)의 드레인은 트랜지스터(M42)의 드레인에 바로 접속되고, 트랜지스터(M43 및 M44)의 게이트는 트랜지스터(M44)의 드레인에 접속되도록 서로 공통으로 접속된다. 트랜지스터(M43 및 M44)의 각각의 드레인은 정전압(VDD)가 인가된다. 트랜지스터(M43 및 M44)는 트랜지스터(M41 및 M42)를 구동시키기 위한 간단한 전류 미러 회로를 구성한다.
제5실시예에서, 구동될 트랜지스터(M41 및 M42)의 용량비는 1 : 1이고, 전류 미러 회로를 구성하는 트랜지스터(M43 및 M44)의 용량비는 m3 : 1(m3＞1 또는 m3＜1)이다. 결과적으로, 트랜지스터(M41)의 구동 전류비와 트랜지스터(M42)의 구동전류비는 동작시에 m3 : 1로 된다.
제11도에 도시된 회로에 있어서, 모든 트랜지스터(M41,M42,M43 및 M44)가 포화 영역에서 동작되는 경우에, 트랜지스터(M41 및 M42)의 구동 전류(I41및 I42)는 식(51) 및 식(52)의 경우에서와 같이 아래 식(61) 및 식(62)로 각각 표현될 수 있고, 트랜지스터(M41 및 M42)의 게이트-소스 전압(VGS41및 VGS42)는 아래 식(63)으로 표현된 것처럼 관련될 수 있는데, 여기에서 β4는 트랜지스터와 트랜스콘덕턴스 파라메터이다.
I41=β4(VGS41-VTH)2………………………………………(61)
I42=β4(VGS42-VTH)2………………………………………(62)
VGS41-VGS42=R42·I42………………………………………(63)
트랜지스터(M23 및 M44)의 용량비가 m3 : 1이므로, 트랜지스터(M43 및 M44)로 부터 각각 출력된 구동전류(I41및 I42)는 다음과 같이 관련될 수 있다.
I41=m3·I42………………………………………(64)
VGS41및 VGS42에 대해 식(61) 및 (62)를 각각 풀어서 이들을 식(63)에 대입함으로써, 아래 식(65)가 얻어 질 수 있다.
VGS41-VGS42=(I41 1/2-I42 1/2)β41/2=R42·I42…………………(65)
식(64) 및 식(65)로부터 아래 식(66)이 얻어질 수 있고, 식(66)을 열거함으로써 아래 식(67)이 얻어질 수 있으며, 최종적으로 아래 식(68)이 얻어질 수 있다.
I42 1/2·(m31/2-1)=β41/2·R42·I42…………………(66)
I42 1/2·{(m31/2-1)-β41/2·R42·I42 1/2}=0…………………(67)
I42 1/2=(m31/2-1)/(β41/2·R42)…………………(68)
따라서, 구동전류(I41및 I42)는 다음과 같이 각각 표현될 수 있다.
I42=(m31/2-1)2/(β4·R422)…………………(69)
I41=m3·(m31/2-1)2/(β4·R422)…………………(70)
식(69) 및 식(70)은 정전압(VDD) 및 임계 전압(VTH)를 각각 포함하지 않는다. 이러한 사실로부터, 구동전류(I41및 I42)는 이들의 변화에 영향을 받지 않는다는 것을 알 수 있다. 결과적으로, 제11도에 도시된 회로는 정전류를 실제 동작 레벨에서 안전하게 공급할 수 있게 한다. 구동전류(I41및 I42)는 제3실시예와 동일한 방식으로 얻어질 수 있다.
[제6실시예]
제12도는 본 발명의 제6실시예에 따른 정전류 회로의 회로도인데, 이 회로는 제5실시예의 n채널 MOS 트랜지스터(M41 및 M42)와 동등한 2개의 p채널 MOS 트랜지스터(M51 및 M52) 및 제5실시예의 p채널 MOS 트랜지스터(M43 및 M44)와 동등한 2개의 n채널 MOS 트랜지스터(M53 및 M54)를 포함한다.
제12도에 있어서, p채널 MOS 트랜지스터(M51)의 소스에는 정전압(VDD)가 직접 인가되고, 이것의 드레인은 n채널 MOS 트랜지스터(M53)의 드레인에 접속되며, 이것의 게이트 및 드레인은 서로 접속된다. p채널 MOS 트랜지스터(M52 )의 소스에는 저항(R52)를 통해 정전압(VDD)가 인가되고, 이것의 드레인은 n채널 MOS 트랜지스터(M54 )의 드레인에 접속되며, 이것의 게이트는 트랜지스터(M51)의 소스에 접속된다. 트랜지스터(M51 및 M52)는 위들러 전류 미러 회로를 구성한다.
n채널 MOS 트랜지스터(M53)의 소스는 접지되고, 이것의 드레인은 트랜지스터(M51)의 드레인에 직접 접속된다. n채널 MOS 트랜지스터(54)의 소스는 직접 접지되고, 이것의 드레인은 트랜지스터(M52)의 드레인에 접속된다. 트랜지스터(M53 및 M54)의 게이트는 트랜지스터(M54)의 드레인에 접속되도록 서로 공통으로 접속된다. 트랜지스터(M53 및 M54)는 트랜지스터(M51 및 M52)를 구동시키기 위한 간단한 전류 미러 회로를 구성한다.
이 실시예에서, 구동될 트랜지스터(M51 및 M52)의 용량비는 1 : 1이고, 단순 전류 미러 회로를 구성하는 트랜지스터( M53 및 M54)의 용량비는 m4 : 1(m4＞1 또는 m4＜1)이다. 결과적으로, 트랜지스터(M51)의 구동 전류비와 트랜지스터(M52)의 구동 전류비는 동작시에 m4 : 1로 된다.
이러한 제6실시예에서, 사용될 트랜지스터는 제5실시예에 대응한 트랜지스터와 채널 극성이 반대로 구성됨으로써 유사하게 동작되므로, 제5실시예에서 이미 기재된 식(61) 내지 식(70)은 유사하게 성립될 수 있고, 제5실시예와 동일한 특성이 달성될 수 있다.
상술한 바와 같이, 본 발명의 제3 내지 제6실시예에 따른 각각의 정전류 회로에 있어서, 구동될 2개의 MOS 트랜지스터는 정전류비로 동작되므로, 전원 전압의 변화와 임계 전압의 분산에 무관하게 구동 전류를 발생시킬 수 있다. 따라서, 출력 전류의 분산은 제조시의 편차에 대해 작아질 수 있고, 또한 전류는 임계 전압에 무관하게 세트될 수있다. 따라서, 정전류 회로는 CMOS 집적 회로 제조시에 적합하게 사용된다.

Claims (8)

  1. 제1MOS 트랜지스터, 제2MOS 트랜지스터 및 게이트 폭과 게이트 길이비가 서로 상이한 2개의 MOS 트랜지스터를 포함하는 전류 미러 회로를 포함하고, 상기 제1MOS 트랜지스터는 저항을 통해 서로 접속된 드레인 및 게이트를 갖고 있고, 상기 저항을 통해 상기 전류 미러 회로의 한 MOS 트랜지스터로부터 구동 전류가 공급되며, 상기 제2 MOS 트랜지스터는 상기 제1MOS 트랜지스터의 드레인에 접속된 게이트 및 상기 전류 미러 회로의 다른 MOS 트랜지스터로부터 구동 전류를 직접 수신하는 드레인을 가짐으로써, 상기 제1 및 제2MOS 트랜지스터를 정전류비로 동작시킬 수 있는 것을 특징으로 하는 정전류 회로.
  2. 제1항에 있어서, 상기 제1 및 제2MOS 트랜지스터의 게이트 폭과 게이트 길이비가 서로 동일한 것을 특징으로 하는 정전류 회로.
  3. 제1항에 있어서, 상기 제1 및 제2MOS 트랜지스터의 게이트 폭과 게이트 길이비가 서로 상이한 것을 특징으로 하는 정전류 회로.
  4. 제1항에 있어서, 상기 제1 및 제2MOS 트랜지스터 및 상기 전류 미러 회로를 구성하는 2개의 MOS 트랜지스터가 극성이 서로 상이한 것을 특징으로 하는 정전류 회로.
  5. 제1MOS 트랜지스터, 제2MOS 트랜지스터 및 게이트 폭과 게이트 길이비가 서로 상이한 2개의 MOS 트랜지스터를 포함하는 전류 미러 회로를 포함하고, 상기 제1MOS 트랜지스터는 서로 직접 접속된 드레인 및 게이트를 갖고 있고, 구동 전류를 상기 전류 미러 회로로부터 수신하며, 상기 제2 MOS 트랜지스터는 저항에 접속된 소스, 상기 제1MOS 트랜지스터의 드레인에 접속된 게이트 및 구동 전류를 상기 전류 미러 회로로 부터 직접 수신하는 드레인을 가짐에 의해 상기 제1 및 제2MOS 트랜지스터를 정전류비로 동작시킬 수 있는 것을 특징으로 하는 정전류 회로.
  6. 제5항에 있어서, 상기 제1 및 제2MOS 트랜지스터의 게이트 폭과 게이트 길이비가 서로 동일한 것을 특징으로 하는 정전류 회로.
  7. 제5항에 있어서, 상기 제1 및 제2MOS 트랜지스터의 게이트 폭과 게이트 길이비가 서로 상이한 것을 특징으로 하는 정전류 회로.
  8. 제5항에 있어서, 상기 제1 및 제2MOS 트랜지스터 및 상기 전류 미러 회로를 구성하는 2개의 MOS 트랜지스터가 극성이 서로 상이한 것을 특징으로 하는 정전류 회로.
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