JP2522468B2 - 基準電圧発生回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、定電圧発生回路で基準
電圧の発生に用いられる基準電圧発生回路に係り、特に
ＭＯＳトランジスタとバイポーラトランジスタとで構成
される基準電圧発生回路に関する。

【０００２】

【従来の技術】ＭＯＳトランジスタとバイポーラトラン
ジスタとで構成される基準電圧発生回路としては、従
来、例えば図５に示すものが知られている。この基準電
圧発生回路は、バンドギャップ・ボルテージ・リファレ
ンス回路と一般に称されるものであるが、図５は、ＬＳ
Ｉ化を指向してＮ型サブストレート上にＣＭＯＳプロセ
スを実施して実現した例を示しＯＰアンプ５１といわゆ
る寄生トランジスタ（Ｑ１、Ｑ２）とを中心に構成され
る。以下、概要を説明する。

【０００３】図５において、Ｑ１のベース・エミッタ間
電圧Ｖ_BE1 は数式１で表され、Ｑ２のベース・エミッタ
間電圧Ｖ_BE2 は数式２で表される。なお、数式１と同２
において、Ｉ_S1、Ｉ_S2はそれぞれＱ１、Ｑ２の飽和電流
であり、またＶ_T ＝ｋＴ／ｑである。但し、ｋはボルツ
マン定数、ｑは単位電子電荷、Ｔは絶対温度である。

【０００４】

【数１】 Ｖ_BE1 ＝Ｖ_T ln（Ｉ₁ ／Ｉ_S1）

【０００５】

【数２】 Ｖ_BE2 ＝Ｖ_T ln（Ｉ₂ ／Ｉ_S2）

【０００６】数式１と同２から、ベース・エミッタ間電
圧の差電圧ΔＶ_BEは数式３となる。

【０００７】

【数３】 ΔＶ_BE＝Ｖ_BE1 −Ｖ_BE2 ＝Ｖ_T ln｛（Ｉ₁ ／Ｉ₂)（Ｉ_S2／Ｉ_S1）｝

【０００８】ここで、Ｑ１とＱ２のエミッタサイズは等
しいので、Ｉ_S1＝Ｉ_S2である。従って、差電圧ΔＶ_BEは
数式４となる。

【０００９】

【数４】 ΔＶ_BE＝Ｖ_T ln（Ｉ₁ ／Ｉ₂)

【００１０】また、Ｉ₂ ＝ΔＶ_BE／Ｒ₃ である。従っ
て、出力基準電圧Ｖ_REF は数式５と求められる。

【００１１】

【数５】 Ｖ_REF ＝（Ｒ₁ ＋Ｒ₃)Ｉ₂ ＋Ｖ_BE2 ＝（１＋Ｒ₁ ／Ｒ₃)ΔＶ_BE＋Ｖ_BE2 ＝Ｖ_BE1 ＋（Ｒ₁ ／Ｒ₃)ΔＶ_BE

【００１２】この出力基準電圧Ｖ_REF の温度特性は、Ｒ
₁ ／Ｒ₃ の温度特性は無視できるので、数式６と表せ
る。

【００１３】

【数６】 ｄＶ_REF ／ｄＴ＝ｄＶ_BE1 ／ｄＴ＋（Ｒ₁ ／Ｒ₃)ｄΔＶ_BE／ｄＴ

【００１４】この数式６の右辺第１項は、ほぼ−２ｍＶ
／deg である。また数式４においてＩ₁ とＩ₂ の比はほ
ぼ一定とみなせ、かつ、対数圧縮されるので、差電圧Δ
Ｖ_BEの温度特性は数式７となる。

【００１５】

【数７】 ｄΔＶ_BE／ｄＴ≒＋０．０８５ｍＶ／deg ×ln（Ｉ₁ ／Ｉ₂)

【００１６】従って、（Ｒ₁ ／Ｒ₃)ln（Ｉ₁ ／Ｉ₂)＝２
３．５に設定すれば、ｄＶ_REF/ｄＴ≒０となる。このと
き、Ｖ_BE1 ≒０．６Ｖとすれば、Ｖ_REF ≒１．２１１Ｖ
と求まる。

【００１７】

【発明が解決しようとする課題】上述した従来の基準電
圧発生回路は、制御素子としてＯＰアンプを使用してい
るので、回路規模が大きくなり、また回路電流も多くな
るという問題がある。

【００１８】本発明の目的は、回路規模を小さくでき、
かつ、回路電流の低減を可能にする新規構成の基準電圧
発生回路を提供することにある。

【００１９】

【課題を解決するための手段】前記目的を達成するため
本発明の基準電圧発生回路は次の如き構成を有する。す
なわち、第１発明の基準電圧発生回路は、一方の電源端
子側に配置されるトランジスタであって、トランジスタ
の能力（エミッタサイズまたはゲート幅Ｗとゲート長Ｌ
の比（Ｗ／Ｌ））が異なり、ベース同士またはゲート同
士が共通接続されダイオードとして動作する２つのトラ
ンジスタと； 他方の電源端子側に配置され前記２つの
トランジスタそれぞれに抵抗を介して共通の電流を流し
込む２段のカレントミラー回路で構成される定電流源
と； を備え、前記定電流源を構成するカレントミラー
回路の各段は構成するＦＥＴの極性が異なり、かつミラ
ー電流と基準電流の関係が互いに逆となるように接続さ
れ、前記各段のカレントミラー回路の一方のＦＥＴがダ
イオード接続され、２段のカレントミラー側の２つの抵
抗端の少なくとも一方を出力端とする； ことを特徴と
するものである。

【００２０】第２発明の基準電圧発生回路は、一方の電
源端子がわに配置されるトランジスタであって、能力比
が１：Ｋ₁ でありベース同士またはゲート同士が共通接
続されダイオードとして動作する２つのトランジスタ
と； 他方の電源端子がわに配置される定電流源であっ
て、能力比がＫ₂ ：１である２つのＰチャネルＦＥＴ及
び２つのＮチャネルＦＥＴで構成される第１及び第２の
カレントミラー回路で構成される定電流源と； を備
え、前記第１及び第２のカレントミラー回路はダイ オー
ド接続ＦＥＴが互いに逆の配置となって能力の等しいＦ
ＥＴ同士が直列接続されると共に； その能力がＫ₂ で
ある方のＦＥＴの出力端に抵抗を介して前記２つのトラ
ンジスタのうち能力比が１であるトランジスタのエミッ
タまたはソースを接続し； その能力が１である方のＦ
ＥＴの出力端に抵抗を介して前記２つのトランジスタの
うち能力比がＫ₁ であるトランジスタのエミッタまたは
ソースを接続し； 第１及び第２のカレントミラー回路
側の２つの抵抗端の少なくとも一方を出力端とする；
ことを特徴とするものである。

【００２１】また、第３発明の基準電圧発生回路は、第
１発明において、２段のカレントミラー回路は、少なく
とも１段を、カスコードカレントミラー回路と交差接続
型カレントミラー回路とウイルソンカレントミラー回路
のいずれかで構成してある；ことを特徴とするものであ
る。

【００２２】また、第４発明の基準電圧発生回路は、第
１発明において、２段のカレントミラー回路は、少なく
とも１段を、インプルーブドウイルソンカレントミラー
回路で構成される； ことを特徴とするものである。

【００２３】

【作用】次に、前記の如く構成される本発明の基準電圧
発生回路の作用を説明する。本発明では、ＯＰアンプを
使用せず、エミッタサイズが異なりダイオードとして動
作する２つのトランジスタと、この２つのトランジスタ
を抵抗を介して各別に駆動する定電流源とで構成し、定
電流源は２段のカレントミラー回路で構成してある。従
って、回路規模を小さくでき、回路電流を少なくでき
る。なお、２段のカレントミラー回路の各段は、第３発
明や第４発明のように多段化すれば、カレントミラー回
路の電圧レギュレーションやミラー比を改善できる。

【００２４】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の第１実施例に係る基準電圧発生
回路を示す。なお、トランジスタに関し符号は図５と同
一符号を使用するが、これは同一物であることを意味し
ない。また、記号も説明の便宜上同一記号を使用する
が、内容の同一を意味するものではない。以下、同じ。
この第１実施例路は、一方の電源端子がわ（接地端が
わ）に配置される２つのＰＮＰトランジスタ（Ｑ１、Ｑ
２）と、他方の電源端子がわ（電源Ｖ_DDがわ）に配置さ
れ定電流源を構成する２つのカレントミラー回路［（Ｍ
１、Ｍ２）（Ｍ３、Ｍ４）］とを中心に構成される。

【００２５】２つのトランジスタ（Ｑ１、Ｑ２）は、エ
ミッタサイズの比が、Ｑ１：Ｑ２＝１：Ｋ₁ であり、ベ
ース同士が共通接続されてアナロググランドＶ_AGを介し
て接地され、またコレクタもそれぞれ接地される。つま
り、このＱ１とＱ２はダイオード接続されている。な
お、アナロググランドＶ_AGは、省略してもよい。

【００２６】定電流源を構成する２つのカレントミラー
回路［（Ｍ１、Ｍ２）（Ｍ３、Ｍ４）］は、図示例で
は、（第１の）カレントミラー回路（Ｍ１、Ｍ２）が電
源Ｖ_DD側に配置され、（第２の）カレントミラー回路
（Ｍ３、Ｍ４）が駆動側に配置されるが、（第１の）カ
レントミラー回路を構成する２つのトランジスタ（Ｍ
１、Ｍ２）は、ＰチャネルＦＥＴ（ＭＯＳトランジス
タ）で構成され、また、（第２の）カレントミラー回路
を構成する２つのトランジスタ（Ｍ３、Ｍ４）は、Ｎチ
ャネルＦＥＴ（ＭＯＳトランジスタ）で構成され、これ
らのトランジスタの能力（Ｗ／Ｌ）の比（ミラー比）
は、Ｍ１：Ｍ２＝Ｍ３：Ｍ４＝Ｋ₂ ：１である。

【００２７】この２つのカレントミラー回路は、能力の
等しいトランジスタ同士［（Ｍ１とＭ３）、（Ｍ２とＭ
４）］が直列接続されて１つの定電流源を構成してい
る。即ち、（第２の）カレントミラー回路（Ｍ３、Ｍ
４）において、能力がＫ₂ であるトランジスタＭ３のソ
ースが抵抗Ｒ₁ を介してエミッタサイズの比が１である
トランジスタＱ１のエミッタに接続され、能力が１であ
るトランジスタＭ４のソースが抵抗Ｒ₂ と抵抗Ｒ₃ の直
列回路を介してエミッタサイズの比がＫ₁ であるトラン
ジスタＱ２のエミッタを接続される。なお、抵抗Ｒ₂ と
抵抗Ｒ₃ は実体は１つの抵抗であるが、動作解析の都合
から２つに区分したものである。

【００２８】以上の構成において、抵抗Ｒ₁ を流れる電
流をＩ₁ 、抵抗Ｒ₂ と同Ｒ₃ を流れる電流をＩ₂ とする
と、（第１の）カレントミラー回路のＭ１とＭ２のミラ
ー比がＫ₂ ：１であるので、Ｉ₁ ＝Ｋ₂ ×Ｉ₂ である。
また（第２の）カレントミラー回路のＭ３とＭ４のミラ
ー比もＫ₂ ：１であるので、Ｍ４のソース電圧Ｖ_REFと
Ｍ３のソース電圧Ｖ_REF ′とは等しくなる。

【００２９】このとき、Ｑ１のベース・エミッタ間電圧
Ｖ_BE1 は数式８で表され、Ｑ２のベース・エミッタ間電
圧Ｖ_BE2 は数式９で表されるので、差電圧ΔＶ_BEは数式
１０となる。

【００３０】

【数８】 Ｖ_BE1 ＝Ｖ_T ln（Ｋ₂ Ｉ₂ ／Ｉ_S)

【００３１】

【数９】 Ｖ_BE2 ＝Ｖ_T lnＩ₂ ／（Ｋ₁ Ｉ_S)

【００３２】

【数１０】 ΔＶ_BE＝Ｖ_BE1 −Ｖ_BE2 ＝Ｖ_T ln（Ｋ₁ Ｋ₂)

【００３３】また、Ｖ_REF ＝Ｖ_REF ′であるので、Ｉ₂
＝ΔＶ_BE／Ｒ₃ となる。従って、出力基準電圧Ｖ_REF は
数式１１となる。

【００３４】

【数１１】 Ｖ_REF ＝Ｖ_BE2 ＋（１＋Ｒ₂ ／Ｒ₃)ΔＶ_BE ＝Ｖ_BE1 ＋（Ｒ₂ ／Ｒ₃)ΔＶ_BE ＝Ｖ_BE1 ＋（Ｒ₁ ／Ｒ₃)Ｋ₂ ΔＶ_BE

【００３５】そして、この出力基準電圧Ｖ_REF の温度特
性は、数式１２となる。

【００３６】

【数１２】 ｄＶ_REF ／ｄＴ＝ｄＶ_BE1 ／ｄＴ＋（Ｒ₂ ／Ｒ₃)ｄΔＶ_BE／ｄＴ ＝ｄＶ_BE1 ／ｄＴ＋（Ｒ₁ ／Ｒ₃)Ｋ₂ ｄΔＶ_BE／ｄＴ

【００３７】ここで数式１２において、ｄＶ_BE1 ／ｄＴ
≒−２ｍＶ／deg 、ｄΔＶ_BE／ｄＴ＝０．０８５ｍＶ／
deg である。従って、（Ｒ₂ ／Ｒ₃)ln（Ｋ₁ Ｋ₂)＝（Ｒ
₁ ／Ｒ₃)Ｋ₂ ln（Ｋ₁ Ｋ₂)＝２３．５に設定すれば、ｄ
Ｖ_REF ／ｄＴ≒０となる。このときのＶ_REF の値はＶ
_BE1 ≒０．６Ｖとすると、Ｖ_REF ≒１．２１１Ｖとな
る。つまり、図５に示したのと同等の特性の基準電圧発
生回路を実現できたのである。

【００３８】次に、図２は、本発明の第２実施例に係る
基準電圧発生回路を示す。この第２実施例回路は、一方
の電源端子がわを電源Ｖ_DDがわとし、他方の電源端子が
わを接地がわとして構成したものである。即ち、前記第
１実施例回路において、ＰＮＰトランジスタをＮＰＮト
ランジスタとし、ＰチャネルＭＯＳトランジスタをＮチ
ャネルＭＯＳトランジスタとし、ＮチャネルＭＯＳトラ
ンジスタをＰチャネルＭＯＳトランジスタとしたもの
で、同等の特性が得られる。

【００３９】なお、本第１、第２実施例回路は、３つの
方式で実現できる。第１は個別部品で実現する方式であ
る。回路規模が小さいので、当該回路単独ならばそれな
りの利点がある。第２はＣＭＯＳプロセスで実現する方
式である。図１の構成はＰサブストレートを用いたＣＭ
ＯＳ集積回路に適用でき、図２の構成はＮサブストレー
トを用いたＣＭＯＳ集積回路に適用できる。この場合に
は、Ｑ１とＱ２はいわゆる寄生トランジスタを利用する
ことになり、アナロググランドＶ_AGは必要があれば、外
部から供給する。第３はバイポーラトランジスタとＭＯ
Ｓトランジスタとを同一サブストレートに形成するＢｉ
−ＣＭＯＳプロセスで実現する方式である。

【００４０】次に、図３は、本発明の第３実施例に係る
基準電圧発生回路を示す。この第３実施例回路は、一方
の電源端子がわ（接地端がわ）に配置される２つのＰＮ
Ｐトランジスタ（Ｑ１、Ｑ２）と、他方の電源端子がわ
（電源Ｖ_DDがわ）に配置され定電流源を構成する３つの
カレントミラー回路［（Ｍ１、Ｍ２）（Ｍ３、Ｍ４）
（Ｍ５、Ｍ６）］とを中心に構成される。

【００４１】２つのトランジスタ（Ｑ１、Ｑ２）は、エ
ミッタサイズの比が、Ｑ１：Ｑ２＝１：Ｋであり、ベー
ス同士が共通接続されて接地され、またコレクタもそれ
ぞれ接地される。つまり、このＱ１とＱ２はダイオード
接続されている。

【００４２】３つのカレントミラー回路では、各カレン
トミラー回路を構成する２つのＦＥＴ（ＭＯＳトランジ
スタ）は同一能力、つまり、各カレントミラー回路にお
けるミラー比は１であるが、電源Ｖ_DD側のカレントミラ
ー回路（Ｍ１、Ｍ２）はＰチャネルＦＥＴで構成され、
中間のカレントミラー回路（Ｍ３、Ｍ４）と駆動側のカ
レントミラー回路（Ｍ５、Ｍ６）はそれぞれＮチャネル
ＦＥＴで構成され、トランジスタＭ５のソースが抵抗Ｒ
₁ を介してエミッタサイズの比が１であるトランジスタ
Ｑ１のエミッタに接続され、トランジスタＭ６のソース
が抵抗Ｒ₂ と抵抗Ｒ₃ の直列回路を介してエミッタサイ
ズの比がＫ₁ であるトランジスタＱ２のエミッタを接続
される。なお、抵抗Ｒ₂ と抵抗Ｒ₃ は実体は１つの抵抗
であるが、動作解析の都合から２つに区分したものであ
る。

【００４３】なお、（Ｍ３、Ｍ４）（Ｍ５、Ｍ６）の各
カレントミラー回路において、Ｍ３とＭ５がドレイン・
ゲート間を接続し、Ｍ４とＭ６が開放の場合を図示して
あるが、これらの関係は相互に交換可能である。このよ
うに、同極性のトランジスタからなる２つのシンプルカ
レントミラー回路をダイオード接続トランジスタ（ＦＥ
Ｔ）を同じ側に配置してカスコード（cascode)接続した
カレントミラー回路は、カスコードカレントミラー（ca
scode current mirror）回路と称される。 また、駆動側
のカレントミラー回路（Ｍ５、Ｍ６）は、図４に示すよ
うに、Ｍ５のゲートをＭ６のドレインに接続し、Ｍ６の
ゲートをＭ５のドレインに接続しても良い。このよう
に、同極性のトランジスタからなる２つのシンプルカレ
ントミラー回路であるが、一方がダイオード接続トラン
ジスタを含むカレントミラー回路で、他方が交差接続の
カレントミラー回路である構成のものは、正式名称はな
いが、トランスリニアクロスクァッド接続とした文献が
あることから、交差接続型カレントミラー回路と称する
こととする。 また、中間のカレントミラー回路（Ｍ３、
Ｍ４）は、図示例ではＮチャネルＦＥＴで構成してある
が、ＰチャネルＦＥＴで構成しても良い。そうすれば、
（Ｍ１〜Ｍ４）でインプルーブド（improved）ウイルソ
ンカレントミラー回路が構成される。なお、ウイルソン
カレントミラー回路は、図３の構成で言えばＭ４を省略
してＭ２のソースとＭ６のドレインを直結し、その直結
ラインにダイオード接続を解除したＭ３のゲートを接続
した構成のものである。そして、図示省略したが第１実
施例に対する第２実施例のように、一方の電源端子がわ
を電源Ｖ_DDがわとし、他方電源端子がわを接地がわとし
ても構成できる。

【００４４】以上示した第３実施例回路（図３）及び第
４実施例回路（図４）の構成において、ＭＯＳトランジ
スタのゲート幅変調は無視するとして、抵抗Ｒ₁ を流れ
る電流をＩ₁ 、抵抗Ｒ₂ と同Ｒ₃ を流れる電流をＩ₂ と
すると、各カレントミラー回路のミラー比は１であるの
で、Ｉ₁ ＝Ｉ₂ となり、Ｍ５のソース電圧Ｖ_REF とＭ６
のソース電圧Ｖ_REF ′とは等しくなる。

【００４５】トランジスタＱ１のベース・エミッタ間電
圧Ｖ_BE1 は数式１３で表され、Ｑ２のベース・エミッタ
間電圧Ｖ_BE2 は数式１４で表される。また、Ｑ１とＱ２
のエミッタサイズ比はＱ１：Ｑ２＝１：Ｋであるから、
Ｉ_S2＝ＫＩ_S1である。従って、差電圧ΔＶ_BEは数式１５
となる。

【００４６】

【数１３】 Ｖ_BE1 ＝Ｖ_T ln（Ｉ₁ ／Ｉ_S1 )

【００４７】

【数１４】 Ｖ_BE2 ＝Ｖ_T ln（Ｉ₂ ／Ｉ_S2 )

【００４８】

【数１５】 ΔＶ_BE＝Ｖ_BE1 −Ｖ_BE2 ＝Ｖ_T lnＫ

【００４９】各カレントミラー回路において、２つのＭ
ＯＳトランジスタは同一能力、つまり、ゲート幅Ｗとゲ
ート長Ｌの比（Ｗ／Ｌ）は等しいので、Ｒ₁ ＝Ｒ₂ とお
くと、ΔＶ_BE＝Ｉ₂ Ｒ₃ となる。従って、出力基準電圧
Ｖ_REF は数式１６となる。

【００５０】

【数１６】 Ｖ_REF ＝Ｖ_REF ′ ＝Ｖ_BE1 ＋Ｉ₁ Ｒ₁ ＝Ｖ_BE1 ＋（Ｒ₁ ／Ｒ₃)ＫΔＶ_BE

【００５１】そして、この出力基準電圧Ｖ_REF の温度特
性は、数式１７となる。

【００５２】

【数１７】 ｄＶ_REF ／ｄＴ＝ｄＶ_REF ′／ｄＴ ＝ｄＶ_BE1 ／ｄＴ＋（Ｒ₁ ／Ｒ₃)ｄΔＶ_BE／ｄＴ

【００５３】ここで数式１７において、ｄＶ_BE1 ／ｄＴ
≒−２ｍＶ／deg であるので、数式１５から、ｄΔＶ_BE
／ｄＴ＝（lnＫ）×０．０８５ｍＶ／deg と求まる。従
って、（Ｒ₁ ／Ｒ₃)lnＫ＝２３．５に設定すれば、ｄＶ
_REF ／ｄＴ≒０となる。このときのＶ_REF の値は常温で
Ｖ_BE1 ≒０．６Ｖとすると、Ｖ_REF ≒１．２１１Ｖとな
る。

【００５４】つまり、本第３、第４実施例回路は電源電
圧が上述した第１、第２実施例の場合よりも若干高くな
るものの、第１、第２実施例と同様に図５に示したのと
同等の特性の基準電圧発生回路を実現できたのである。

【００５５】なお、以上の解析では、ゲート幅変調を無
視したが、実際のトランジスタにはゲート幅変調が現れ
る。しかし、Ｍ３〜Ｍ６の２つのカレントミラー回路を
図３に示すようにカスコード接続するか、図４に示すよ
うにトランスリニアクロスクァッド接続とすれば、Ｉ₁
とＩ₂ の比がずれても、Ｖ_REF とＶ_REF ′の値をほぼ等
しくできる。

【００５６】また、本第３、第４実施例回路は、３つの
カレントミラー回路は特性を揃える必要があるので、Ｃ
ＭＯＳプロセス又はＢｉ−ＣＭＯＳプロセスで実現する
方が望ましい。

【００５７】なお、以上の各実施例では、２段のカレン
トミラー回路で駆動されるダイオード動作をする２つの
トランジスタがバイポーラトランジスタである場合を示
したが、ＦＥＴに代えても同様の作用効果が得られるこ
とは明らかである。念のため、ＦＥＴに代えた場合の動
作を、図１においてＱ１→Ｍ１１、Ｑ２→Ｍ２２として
説明する。この場合のＫ ₁ は、ゲート幅Ｗとゲート長Ｌ
の比（Ｗ／Ｌ）を示すことになる。

【００５８】 Ｍ１１に流入する電流Ｉ ₁ と、Ｍ２２に流
入する電流Ｉ ₂ とは等しく、Ｉ ₁ ＝Ｉ ₂ である。Ｍ１１
のゲート・ソース間電圧をＶ _GS1 、Ｍ２２のそれをＶ
_GS2 、スレッショールド電圧をＶ _TH とすると、Ｉ ₁ は数
式１８、Ｉ ₂ は数式１９と表せる。

【００５９】

【数１８】 Ｉ ₁ ＝β（Ｖ _GS1 −Ｖ _TH ) ²

【００６０】

【数１９】 Ｉ ₂ ＝Ｋ ₁ β（Ｖ _GS2 −Ｖ _TH ) ²

【００６１】 但し、数式１８、同１９において、βはト
ランスコンダクタンスパラメータであり、電子の移動度
μ、ゲート酸化膜容量Ｃ _OX 、比（Ｗ／Ｌ）を用いて、β
＝（Ｃ _OX ／２）μ（Ｗ／Ｌ）と示される。

【００６２】 従って、数式１８と同１９から、数式２
０、同２１が得られるので、ゲート・ソース間電圧の差
ΔＶ _GS は数式２２となる。

【００６３】

【数２０】 Ｖ _GS1 −Ｖ _TH ＝√（Ｉ ₁ ／β）

【００６４】

【数２１】 Ｖ _GS2 −Ｖ _TH ＝√｛Ｉ ₂ ／（Ｋ ₁ β）｝

【００６５】

【数２２】 ΔＶ _GS ＝Ｖ _GS1 −Ｖ _GS2 ＝√（Ｉ ₁ ／β）−√｛Ｉ ₂ ／（Ｋ ₁ β）｝

【００６６】 ここで、Ｖ _GS1 −Ｖ _GS2 ＝Ｉ ₂ Ｒ ₃ とおく
と、Ｉ ₁ は数式２３と求まるので、両辺の平方をとって
数式２４が得られる。

【００６７】

【数２３】 √Ｉ ₁ ＝（１−１／√Ｋ ₁ )／（Ｒ ₃ √β）

【００６８】

【数２４】 Ｉ ₁ ＝（１−１／√Ｋ ₁ ) ² ／（Ｒ ₃ ² β）

【００６９】 また、トランスコンダクタンスパラメータ
βにおいて、移動度μと温度Ｔとには数式２５の関係が
あるので、βと温度Ｔとの関係は数式２６と表せる。

【００７０】

【数２５】 μ∝Ｔ ^-(3/2)

【００７１】

【数２６】 １／β∝Ｔ ^3/2

【００７２】 つまり、１／βは、ほぼ温度Ｔに比例する
とみなせる。従って、ΔＶ _GS はほぼ温度Ｔに比例するこ
とになる。また、数式２３から数式２７が得られ、さら
に数式２８が得られるので、基準電圧Ｖ _REF ′は数式２
９と求まる。

【００７３】

【数２７】 √Ｉ ₁ ＝（１−１／√Ｋ ₁ )／（Ｒ ₃ √β）＝√β（Ｖ _GS1 −Ｖ _TH ）

【００７４】

【数２８】 Ｖ _GS1 −Ｖ _TH ＝（１−１／√Ｋ ₁ )／（Ｒ ₃ β）

【００７５】

【数２９】 Ｖ _REF ′＝Ｖ _AG ＋Ｖ _GS1 ＋Ｒ ₁ Ｉ ₁ ＝Ｖ _AG ＋（１−１／√Ｋ ₁ )／（Ｒ ₃ β） ＋Ｖ _TH ＋Ｒ ₁ (１−１／√Ｋ ₁ ) ² ／（Ｒ ₃ ² β） ＝Ｖ _AG ＋（１−１／√Ｋ ₁ )／（Ｒ ₃ β） ×｛１＋Ｒ ₁ (１−１／√Ｋ ₁ )／Ｒ ₃ ｝＋Ｖ _TH

【００７６】 数式２９の第３式において、第２項は温度
Ｔに比例する電圧である。また、第３項のＶ _TH は、ＭＯ
Ｓプロセスでは通常−２．３ｍＶ／deg の負の温度特性
を持っている。従って、第２項と第３項においてＲ ₁ 、
Ｒ ₃ 、Ｋ ₁ を設定することで温度特性をほぼ打ち消すこ
とができる。これは、ＭＯＳでは、熱電圧Ｖ _T の代わり
に（１−１／√Ｋ ₁ ) ² ／（Ｒ ₃ β）と置き換え、Ｖ _BE の
代わりにＶ _TH と置き換 えれば良いことを示すものであ
る。即ち、ＦＥＴでも、バイポーラトランジスタと同様
の作用効果が得られるのである。

【００７７】

【発明の効果】 以上説明したように、本発明の基準電圧
発生回路によれば、ＯＰアンプを使用せず、エミッタサ
イズが異なりダイオードとして動作する２つのトランジ
スタと、この２つのトランジスタを抵抗を介して各別に
駆動する定電流源とで構成し、定電流源は２段のカレン
トミラー回路で構成してあるので、回路規模を小さくで
き、回路電流を少なくできる効果がある。なお、第３発
明や第４発明ではカレントミラー回路の電圧レギュレー
ションやミラー比を改善できる効果がある。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る基準電圧発生回路の
回路図である。

【図２】本発明の第２実施例に係る基準電圧発生回路の
回路図である。

【図３】本発明の第３実施例に係る基準電圧発生回路の
回路図である。

【図４】本発明の第４実施例に係る基準電圧発生回路の
回路図である。

【図５】従来の基準電圧発生回路の回路図である。

【符号の説明】

Ｑ１ トランジスタ Ｑ２ トランジスタ Ｍ１〜Ｍ６ ＭＯＳトランジスタ Ｒ₁ 〜Ｒ₃ 抵抗 Ｖ_AG アナロググランド Ｖ_DD 直流電源 Ｖ_REF 基準電圧 Ｖ_REF ′ 基準電圧

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】一方の電源端子側に配置されるトランジス
   タであって、 トランジスタの能力（エミッタサイズまたはゲート幅Ｗ
   とゲート長Ｌの比（Ｗ／Ｌ））が異なり、ベース同士ま
   たはゲート同士が共通接続されダイオードとして動作す
   る２つのトランジスタと； 他方の電源端子側に配置され前記２つのトランジスタそ
   れぞれに抵抗を介して共通の電流を流し込む２段のカレ
   ントミラー回路で構成される定電流源と； を備え、前記定電流源を構成するカレントミラー回路の各段は構
   成するＦＥＴの極性が異なり、かつミラー電流と基準電
   流の関係が互いに逆となるように接続され、前記各段の
   カレントミラー回路の一方のＦＥＴがダイオード接続さ
   れ、 ２段のカレントミラー側の２つの抵抗端の少なくと
   も一方を出力端とする； ことを特徴とする基準電圧発生回路。
2. 【請求項２】一方の電源端子がわに配置されるトランジ
   スタであって、能力比が１：Ｋ_１でありベース同士また
   はゲート同士が共通接続されダイオードとして動作する
   ２つのトランジスタと；他方の電源端子がわに配置され
   る定電流源であって、能力比がＫ_２：１である２つのＰ
   チャネルＦＥＴ及び２つのＮチャネルＦＥＴで構成され
   る第１及び第２のカレントミラー回路で構成される定電
   流源と；を備え、前記第１及び第２のカレントミラー回
   路はダイオード接続ＦＥＴが互いに逆の配置となって能
   力の等しいＦＥＴ同士が直列接続されると共に、その能
   力がＫ_２である方のＦＥＴの出力端に抵抗を介して前記
   ２つのトランジスタのうち能力比が１であるトランジス
   タのエミッタまたはソースを接続し；その能力が１であ
   る方のＦＥＴの出力端に抵抗を介して前記２つのトラン
   ジスタのうち能力比がＫ１であるトランジスタのエミッ
   タまたはソースを接続し；第１及び第２のカレントミラ
   ー回路側の２つの抵抗端の少なくとも一方を出力端とす
   る；ことを特徴とする基準電圧発生回路。
3. 【請求項３】２段のカレントミラー回路は、少なくとも
   １段を、カスコードカレントミラー回路と交差接続型カ
   レントミラー回路とウイルソンカレントミラー回路のい
   ずれかで構成してある；ことを特徴とする請求項１に記
   載の基準電圧発生回路。
4. 【請求項４】２段のカレントミラー回路は、少なくとも
   １段を、インブルーブドウウイルソンカレントミラー回
   路で構成される；ことを特徴とする請求項１に記載の基
   準電圧発生回路。