JP2556265B2

JP2556265B2 - 半導体集積回路

Info

Publication number: JP2556265B2
Application number: JP5182957A
Authority: JP
Inventors: 晋谷本
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1993-07-23
Filing date: 1993-07-23
Publication date: 1996-11-20
Anticipated expiration: 2011-11-20
Also published as: JPH0738348A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体回路に関し、特に
アナログＭＯＳ半導体集積回路の動作電源の低電圧化お
よび低電圧動作時の高速化・広帯域化技術に関する。

【０００２】

【従来の技術】図７は従来の高速差動増幅器の第１の例
を示す回路図である。この差動増幅器は、入力差動対を
形成するＮＭＯＳＦＥＴＭ４０４，Ｍ４０６、負荷を
構成するＰＭＯＳＦＥＴＭ４０３，Ｍ４０５、電流源
を構成するＮＭＯＳＦＥＴＭ４０７から構成されてい
る。電流源Ｍ４０７の電流値はゲートバイアスＶＢ４１
によって設定される。差動入力ＶＩ１，ＶＩ２は入力差
動対Ｍ４０４，Ｍ４０６のゲートに印加され、これらの
トランジスタのドレインを出力端子として、差動出力Ｖ
Ｏ８１，ＶＯ８２が出力される。この差動増幅器の電圧
ゲイン｜（ＶＯ８２−ＶＯ８１）／（ＶＩ２−ＶＩ
１）｜は、ＤＣにおいては一般によい近似でｇ_mN／ｇ
_mPで与えられる。ここでｇ_mNはＭ４０４，Ｍ４０６の相
互コンダクタンス、ｇ_mPはＭ４０３，Ｍ４０５の相互コ
ンダクタンスである。飽和領域におけるＭＯＳＦＥＴの
相互コンダクタンスは（μＣ_0XＷＩ_D ／Ｌ）^1/2 （μ：
キャリア移動度，Ｃ_0X：単位面積当りのゲート酸化膜容
量，Ｗ：ゲート幅，Ｌ：ゲート長，Ｉ_D ：ドレイン電
流）で与えられ、キャリア移動度μはＰＭＯＳＦＥＴに
比較してＮＭＯＳＦＥＴが一般に２〜３倍程度大きい。
したがって、図７の回路のＤＣ電圧ゲインｇ_mN／ｇ_mPと
しては、数倍程度のものを確実に得ることが可能であ
る。また、図７の回路は一般に最大出力振幅が小さい。
この低電圧ゲインと小出力振幅の特性から図７の回路は
一般に高速性を有する（一般にＧＢ積、つまり、ＤＣ電
圧ゲインＧと周波数帯域Ｂの積はほぼ製造プロセスによ
って決まっていることが知られている）。なお、図７の
回路が、ＤＣ電圧ゲインｇ_mN／ｇ_mPで動作するためには
Ｍ４０４，Ｍ４０６が飽和領域で動作する必要がある。
図７の回路の電圧ゲインが十分でない場合には、図８に
示すように、差動増幅器を、さらにカスケード接続す
る。差動対Ｍ９０１，Ｍ９０３はＰＭＯＳＦＥＴで、負
荷トランジスタＭ９０２，Ｍ９０４はＮＭＯＳＦＥＴで
ある。図７の回路の出力ＶＯ８１，ＶＯ８２がＭ９０
１，Ｍ９０３のゲートにそれぞれ入力され、出力ＶＯ９
がシングルエンドの形でトランジスタＭ９０３の出力端
子に得られる。図８のように増幅器をカスケード接続す
ると高速性はやや劣下するが、Ｍ４０３〜Ｍ４０７から
なる初段の差動増幅器によって入力が増幅されているた
め、Ｍ９０１〜９０４からなる差動増幅器での信号遅延
は大きな問題とはならない。

【０００３】図９は従来の差動増幅器の第３の例の回路
図である。ＮＭＯＳＦＥＴＭ４０４，Ｍ４０６は入力
差動対を形成し、ＰＭＯＳＦＥＴＭ４０３，Ｍ４０５
は、差動対Ｍ４０４，Ｍ４０６の負荷トランジスタであ
る。ＮＭＯＳＦＥＴＭ４０７は電流源を形成する。Ｐ
ＭＯＳＦＥＴＭＡ０１およびＮＭＯＳＦＥＴＭＡ０
２は、負荷トランジスタＭ４０３，Ｍ４０５にゲートバ
イアスを供給するバイアス回路を構成する。この回路
は、図７の回路においては負荷トランジスタＭ４０３，
Ｍ４０５がそれぞれゲートとドレインがショートされて
いるのに対し、図１０の負荷トランジスタＭ４０３，Ｍ
４０５のゲートとドレインは分離されている。従って、
図７の回路における出力ＶＯ８１，ＶＯ８２の同相電位
は、図９の回路の出力ＶＯＡ１，ＶＯＡ２の同相電位よ
り低くなり、その結果、図７の回路は、以下に説明する
ように、図９の回路より同相入力範囲が狭い。

【０００４】いま、図７において入力電圧ＶＩ１，ＶＩ
２の同相電圧をＶ_COM とすると、ＮＭＯＳＦＥＴＭ４
０４，Ｍ４０６が飽和領域で動作する条件より、（ＶＤＤ−｜Ｖ_TP｜−α）−Ｖ_S ≧Ｖ_COM −Ｖ_S −Ｖ_TN （１）となる。左辺はＶＩ１とＶＩ２が等しいときのＭ４０
４，Ｍ４０６のドレイン・ソース間電圧であり、右辺は
Ｍ４０４，Ｍ４０６のゲート・ソース間電圧である。ま
た、Ｖ_S はＭ４０４とＭ４０６のソースとＭ４０７のド
レインが接続された節点の電位であり、αは負荷Ｍ４０
３，Ｍ４０５のソース・ゲート間電圧（図７ではソース
・ドレイン間電圧に一致する）からＭ４０３，Ｍ４０５
のしきい値電圧Ｖ_TP（＜０）の絶対値を引いた値であ
り、Ｍ４０３，Ｍ４０５のオン条件よりα≧０である。
Ｖ_TNは、Ｍ４０４，Ｍ４０６のしきい値電圧である。式
（１）よりＶ_COM ＜ＶＤＤ＋Ｖ_TN−｜Ｖ_TP｜−α （２）となる。図９の回路においては、同様にＭ４０４，Ｍ４
０６が飽和領域で動作する条件より、（ＶＤＤ−α）−Ｖ_S ≧Ｖ_COM −Ｖ_S −Ｖ_TN （３）となり、よって、Ｖ_COM ≦ＶＤＤ＋Ｖ_TN−α （４）となる。式（３）の左辺は、Ｍ４０３，Ｍ４０５が飽和
領域で動作しなければならないことを考えた時のＭ４０
４，Ｍ４０６のドレイン・ソース間電圧の最大値であ
り、αはＭ４０３，Ｍ４０５が飽和領域で動作するため
に必要なソース・ドレイン間電圧の最小値である。Ｍ４
０３，Ｍ４０５が飽和領域で動作することが必要である
理由は、もし、そうでないと、これらのトランジスタの
電圧ゲインが著しく低下し、回路が正常に動作しなくな
るからである。式（３）と式（４）を比較すると、図９
の回路は図７の回路に比べ同相入力範囲の上限が｜Ｖ_TP
｜だけ高くなっていることがわかる。従って、図９の回
路は、図７の回路より低い最低電源電圧まで動作するこ
とができる。尚、ここでは、条件をそろえるために図７
と図９で差動増幅器の回路電流は同一とした。よって、
Ｍ４０３，Ｍ４０５のゲート電位も図７と図９で一致し
ていると考えた。

【０００５】次に、図９の回路の動作速度について記
す。図７の回路では出力端子ＶＯ８１，ＶＯ８２に接続
される負荷ＰＭＯＳＦＥＴＭ４０３，Ｍ４０５のドレ
インがそれぞれのゲートと接続されるため、前述したよ
うに出力振幅が小さく電圧ゲインも安定して数倍程度の
ものが得られる。しかし、図９の回路では負荷ＰＭＯＳ
ＦＥＴＭ４０３，Ｍ４０５のドレインはそれぞれ出力
端子ＶＯＡ１，ＶＯＡ２およびＮＭＯＳＦＥＴＭ４０
４，Ｍ４０６のみと接続されるため、出力ＶＯＡ１はＭ
４０３，Ｍ４０４が飽和領域で動作する任意の電位をと
ることが出来、また、出力ＶＯＡ２はＭ４０５，Ｍ４０
６が飽和領域で動作する任意の電位を取り得るので出力
振幅は大きい。また、図９の回路のＤＣ電圧ゲインはｇ_mP／（ｇ_dN＋ｇ_dP）で与えられるため、図７の回路のものより１０倍程度以
上大きい。ここでｇ_dN，ｇ_dPはＮＭＯＳＦＥＴＭ４０
４，Ｍ４０６，ＰＭＯＳＦＥＴＭ４０３，Ｍ４０５の
チャネルコンダクタンスである。従って、図９の回路は
図７の回路より一般に低速である。

【０００６】図１０は、従来の差動増幅器の第４の例を
示す回路図である。差動増幅器をリング状にカスケード
接続してリング発振器を構成するような場合には図９の
回路に図１０のようにＮＭＯＳＦＥＴ（ＭＢ０１，ＭＢ
０２），ＮＭＯＳＦＥＴ（ＭＢ０３，ＭＢ０４）からな
るソースフォロワー・レベルシフト段を追加すると有利
である。これは、図９の回路をカスケードに接続した場
合、その回路は、出力ＶＯＡ１，ＶＯＡ２を直接次段の
入力ＶＩ１，ＶＩ２とするより同相入力電圧を下げるこ
とができるため、電源電圧をより低い電圧まで下げても
動作することが出来るからである。

【０００７】図１１は従来の差動増幅器の第５の例を示
す回路図である。この差動増幅器は、図９の回路の動作
速度を低める原因の一つである出力振幅が大きいという
欠点を改善するために、双方向にダイオード接続された
ＮＭＯＳＦＥＴＭＣ１，ＭＣ２を追加したものであ
る。しかし、通常ＭＯＳＦＥＴは１Ｖ程度のしきい値を
もつことと、出力ＶＯＡ１とＶＯＡ２の同相電圧が接地
電位と正電源ＶＤＤの電位との間にあるためにＭＣ１と
ＭＣ２のしきい値がバックゲート効果によってさらに上
昇することのため、図１１の回路のＭＣ１とＭＣ２によ
る高速化効果は十分には得られない。

【０００８】図１２は従来の差動増幅器の第６の例を示
す回路図である。この差動増幅器は、特開昭６０−９０
４０７号に記載されている、いわゆるフォールデッド
カスコード増幅器の一例で、高速、かつ、低電源電圧で
動作することができる。ＢＤ１，ＢＤ２はエミッタ接地
のＮＰＮバイポーラトランジスタ、ＢＤ３，ＢＤ４はベ
ース接地のＰＮＰバイポーラトランジスタ、ＲＤ１〜Ｒ
Ｄ６は抵抗、ＶＯＤ１，ＶＯＤ２は出力端子、ＶＢＤ
は、ベース接地トランジスタＢＤ３，ＢＤ４のベースバ
イアス電圧である。この図１２の回路をＭＯＳＦＥＴ技
術で構成し直したものが図１３に示されている回路であ
る。ＮＭＯＳＦＥＴＭＥ１，ＭＥ２は入力差動対を形
成し、ＮＭＯＳＦＥＴＭＥ３は電流源をなし、ＰＭＯ
ＳＦＥＴＭＥ６，ＭＥ７はゲート接地のカスコードトラ
ンジスタである。また、ＰＭＯＳＦＥＴＭＥ４，ＭＥ
５は負荷トランジスタ、ＭＥ８，ＭＥ９は負荷トランジ
スタ、ＶＯＥ１，ＶＯＥ２は出力端子、ＶＢＥ１は負荷
トランジスタＭＥ４，ＭＥ５のゲートバイアス電圧、Ｖ
ＢＥ２はカスコードトランジスタＭＥ６，ＭＥ７のゲー
トバイアス電圧、ＶＢＥ３は負荷トランジスタＭＥ８，
ＭＥ９のゲートバイアス電圧である。この図１３の回路
では、ＭＥ４，ＭＥ５のゲートが、図９の回路と同様
に、定電圧バイアスされるため、ソース・ドレイン間電
圧を、図７の回路の負荷トランジスタＭ４０３，Ｍ４０
５の場合に比較して小さくすることが出来る。その結
果、図９の回路と同様に、図７の回路に比べて同相入力
電圧の上限が高くなるので、電源電圧が低い場合の使用
に適している。また、カスコード接続となっているため
高速性も有している。しかし、リング状にカスケード接
続して、かつＶＢ４１を制御電圧として電圧制御発振器
（ＶＣＯ）を構成するような場合には、発振範囲が狭く
汎用性に欠ける。何故ならＶＢ４１を高くして回路電流
を増加させた場合、ＭＥ１，ＭＥ２の相互コンダクタン
スは大きくなるが、カスコードトランジスタＭＥ６，Ｍ
Ｅ７の相互コンダクタンスは逆に小さくなるため、回路
全体としての速度はあまり変化しないので、発振周波数
を広範囲に変化させることができないためである。ま
た、この差動増幅器はカスコード接続であるため、前記
したように、カスコード接続の特性に基づく高速性をも
つことはできるけれど、出力ＶＯＥ１，ＶＯＥ２の振幅
が大きくなるので、必ずしも十分な高速性を得ることが
出来るとは限らない。

【０００９】図１４は従来のバンドギャップ参照電圧回
路の回路図である。ＰＭＯＳＦＥＴＭ３０３，Ｍ３０
５，Ｍ３０７は電流ミラー回路を形成する。ＮＭＯＳＦ
ＥＴＭ３０４，Ｍ３０６はゲートが共通接続され、か
つ、そのゲートはＭ３０６のドレインに接続されてい
る。接合ダイオードＤ３０１は抵抗Ｒ３０１を介して、
Ｍ３０４のソースとグランド端子との間に順方向に接続
され、接合ダイオードＤ３０２は、Ｍ３０６のソースと
グランド端子との間に順方向に接続され、接合ダイオー
ドＤ３０３は、抵抗Ｒ３０２を介してＭ３０７のドレイ
ンとグランド端子との間に順方向に接続されている。一
般にＤ３０１はＤ３０２のｎ（＞１）倍の接合面積と
し、Ｄ３０３はＤ３０１と同一の接合面積とし、さら
に、抵抗Ｒ３０２は抵抗Ｒ３０１のｍ（＞１）倍の抵抗
値とする。Ｍ３０３とＭ３０５とＭ３０７およびＭ３０
４とＭ３０６はそれぞれ同一のゲート長、ゲート幅とす
る。この時、出力ＶＯ３の電圧は、（ｋＴ／ｑ）［ｍｌｎｎ＋ｌｎ［ｋＴｌｎｎ／（ｑ・ｒ・Ｉ_S）］（５）で与えられ、温度特性がなくなるようにｍの値を調整す
ると、ほぼエネルギーバンドギャップの大きさになるこ
とが知られている。ここで、ｋはボルツマン定数、ｑは
素電荷、Ｔは絶対温度、ｒはＲ３０１の抵抗値、Ｉ_S は
Ｄ３０１の飽和電流である。

【００１０】この回路の最低動作電源電圧は、通常、Ｍ
３０３，Ｍ３０４，Ｒ３０１，Ｄ３０１から成る直列接
続部分においてＭ３０４が飽和していなければならない
という条件、およびＭ３０５，Ｍ３０６，Ｄ３０２から
成る直列接続部分においてＭ３０５が飽和していなけれ
ばならないという条件から決まる。Ｍ３０４が飽和して
いなければならない理由は、Ｍ３０６側と同じ電流が流
れないと式（５）で与えられる電圧を出力出来ないから
である。Ｍ３０５についても同様である。Ｍ３０４が飽
和状態で動作するための条件は、ＶＤＤ≧（Ｍ３０３のソース・ドレイン間電圧）＋［（Ｍ３０４のゲート・ソース間電圧）−Ｖ_TN］＋Ｖ_R301＋Ｖ_F1 （６）で与えられる。ここでＶ_R301は抵抗Ｒ３０１の両端にか
かる電圧で（ｋＴｌｎｎ）／ｑで与えられ、Ｖ_F1はＤ３
０１のフォワードバイアス電圧、Ｖ_TNはＮＭＯＳＦＥＴ
のしきい値電圧である。

【００１１】ここで電源電圧ＶＤＤを出来るだけ低くす
るために式（６）の右辺を出来るだけ小さくとる。すな
わち（Ｍ３０３のソース・ドレイン間電圧）の最小値は
Ｍ３０３のオン条件から｜Ｖ_TP｜にすることが出来る。
（Ｍ３０４のゲート・ソース間電圧）の最小値はＭ３０
４のオン条件からＶ_TNにすることが出来る。その結果、
式（５）はＶＤＤ≧｜Ｖ_TP｜＋Ｖ_R301＋Ｖ_F1 （７）になる。Ｍ３０５についても同様で、電源電圧ＶＤＤを
最低にする飽和条件は、ＶＤＤ≧Ｖ_TN＋Ｖ_F2 （８）になる。通常｜Ｖ_TP｜の値は１Ｖ程度でＶ_R301は３０〜
１００ｍＶ、Ｖ_F1，Ｖ_F2は０．５〜０．７Ｖとなる。し
たがって、図１４の回路の最低動作電源電圧は、１．５
〜１．８Ｖ程度となり、その大半がＰＭＯＳＦＥＴのし
きい値で決まることがわかる。換言すれば、図１４の回
路の最低動作電源電圧はＭ３０３のゲートとドレインが
接続された回路構成によってほぼ決まる。このことは、
図７の回路においても同様である。

【００１２】

【発明が解決しようとする課題】上述の従来のアナログ
ＭＯＳＦＥＴ技術にはゲートとドレインとを接続する回
路構成がしばしば使用されているが、この回路構成が動
作電源電圧の低電圧化を困難にしている。また、ゲート
とドレインを接続する構成をさけた回路においては、高
速性や汎用性に欠けるという問題点がある。本発明の目
的は、動作の高速性と汎用性を失うことなく、低い電源
電圧によって動作することができる半導体集積回路を提
供することにある。

【００１３】

【課題を解決するための手段】本発明の第１の半導体集
積回路は、第１の電源に一端がそれぞれ接続された互い
に逆導電型の第１および第２のトランジスタを有し、前
記第１のトランジスタの前記第１の電源に接続されてい
ない方の一端と前記第２のトランジスタの制御端子およ
び前記第２のトランジスタの前記第１の電源に接続され
ていない方の一端と前記第１のトランジスタの制御端子
とがそれぞれ接続されている。

【００１４】本発明の第２の半導体集積回路は、第１お
よび第２の第１導電型ＭＩＳＦＥＴのドレインと第３お
よび第４の第２導電型ＭＩＳＦＥＴのソースとが第１の
電源に接続され、第１のＭＩＳＦＥＴのゲートは第３の
ＭＩＳＦＥＴのドレインに接続され、第２のＭＩＳＦＥ
Ｔのゲートは第４のＭＩＳＦＥＴのドレインに接続さ
れ、第３のＭＩＳＦＥＴのゲートは第１のＭＩＳＦＥＴ
のソースに接続され、第４のＭＩＳＦＥＴのゲートは第
２のＭＩＳＦＥＴのソースに接続され、第３のＭＩＳＦ
ＥＴと第４のＭＩＳＦＥＴとを負荷として、第３のＭＩ
ＳＦＥＴのドレインと第４のＭＩＳＦＥＴのドレインに
出力を得る。

【００１５】

【作用】本発明の第１の半導体集積回路に開示された回
路は、増幅器の負荷として用いられるトランジスタ負荷
回路である。

【００１６】共通の電源に接続されている第１，第２の
導電型の第１，第２のトランジスタの、一方のトランジ
スタ（第１のトランジスタとする）は共通ドレイン（ま
たはコレクタ）接続で出力端子はソース（またはエミッ
タ）である。第２のトランジスタは共通ソース（エミッ
タ）接続で出力端子はドレイン（またはコレクタ）であ
る。第１のトランジスタの制御端子と出力端子とは、そ
れぞれ第２のトランジスタの出力端子、制御端子に接続
されているから、第１のトランジスタの出力端子に対す
る制御端子の電圧Ｖ_CO1 は、第２のトランジスタの制御
端子に対する出力端子の電圧Ｖ_OC2 に等しい。したがっ
て、第１の電源の電位をＶＤＤとすると、第２のトラン
ジスタの出力端子の電位はＶＤＤ＋（第２のトランジス
タの共通端子の電位に対する制御端子の電位）＋Ｖ_CO1
になる。第２のトランジスタの制御端子と出力端子とを
短絡した接続（以下、抵抗接続と記す）では、第２のト
ランジスタの出力端子の電位はＶＤＤ＋（第２のトラン
ジスタの共通端子に対する制御端子の電位）になるか
ら、本発明の接続を施した第２のトランジスタを負荷ト
ランジスタとして用いるとき、出力の動作電圧がＶ_CO1
だけ上昇する。したがって電源電圧をＶＤＤ−Ｖ_CO1 に
しても、本発明の半導体集積回路は、従来の抵抗接続さ
れたトランジスタ負荷をもつ半導体集積回路と同一の動
作電圧で動作することができる。

【００１７】本発明の第２の半導体集積回路に開示され
た回路は、差動増幅器の負荷として用いられるトランジ
スタ負荷回路である。この場合には、入力差動対を構成
する各ゲイントランジスタに対して、前記第１の半導体
集積回路（以下、第１発明と記す）のトランジスタ負荷
回路が設けられる。本発明の第１，第３のＭＩＳＦＥＴ
はそれぞれ第１発明の第１，第２のトランジスタに対応
する負荷回路であり、第２，第４のＭＩＳＦＥＴは、そ
れぞれ第１発明の第１，第２のトランジスタに対応する
負荷回路である。各負荷回路の動作は、第１発明のトラ
ンジスタ負荷回路と同じである。

【００１８】

【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１の実施例の電流ミラー回
路の回路図である。ＮＭＯＳＦＥＴＭ１０４はソース
が接地されていて電流ミラー回路の電流値を設定する電
流源を構成し、ゲートにはゲートバイアス電圧ＶＢ１１
が与えられる。ＰＭＯＳＦＥＴＭ１０３はソースが正
電源ＶＤＤに、ドレインがＭ１０４のドレインに接続さ
れ、ＮＭＯＳＦＥＴＭ１０１はドレインがＶＤＤに、ソ
ースがＭ１０３のゲートに、ゲートがＭ１０４とＭ１０
３とのドレインの共通接続端子に接続される。ＮＭＯＳ
ＦＥＴＭ１０２はＭ１０１と共にＮチャネルソースフ
ォロワを形成するための電流源でＭ１０１のソースと接
地との間に接続され、ゲートはＶＢ１１に接続されてい
る。Ｍ１０５はＰＭＯＳＦＥＴで、ソースはＶＤＤに接
続され、ゲートはＭ１０３のゲート、およびＭ１０１と
Ｍ１０２との共通接続点に接続され、ドレインに出力電
流Ｉ１１を生成する。

【００１９】この図１の回路が電流ミラー回路を構成す
ることを次に説明する。ＰＭＯＳＦＥＴＭ１０３とＭ
１０５のゲートは共通接続されているのでこの回路が電
流ミラー回路として動作するためにはＭ１０３が飽和領
域で動作しなければならない。その条件は、（Ｍ１０３のソース・ドレイン間電圧）≧（Ｍ１０３のソース・ゲート間電圧）−｜Ｖ_TP｜ ∴ （Ｍ１０３のソース・ゲート間電圧） −（Ｍ１０３のソース・ドレイン間電圧）≦｜Ｖ_TP｜ ∴ （Ｍ１０１のゲート・ソース間電圧）≦｜Ｖ_TP｜（９）となる。一方、Ｍ１０１がオン状態になるための条件
（ゲート・ソース間電圧）≧Ｖ_TNから明らかなように、
Ｍ１０１のオン状態を保ちながら（ゲート・ソース間電
圧）をＶ_TNまで下げることができる。したがって、Ｍ１
０２のサイズを調整してＭ１０２のドレイン電流、すな
わちＭ１０１のドレイン電流を調整することにより、Ｍ
１０１のゲート・ソース間電圧をＶ_TNまで小さくした場
合には、式（９）はＶ_TN≦｜Ｖ_TP｜（１０）になる。ここで、Ｖ_TN，Ｖ_TPはそれぞれＮＭＯＳＦＥ
Ｔ，ＰＭＯＳＦＥＴのしきい値電圧である。式（１０）
から、ＮＭＯＳＦＥＴのしきい値電圧Ｖ_TNがＰＭＯＳＦ
ＥＴのしきい値電圧の絶対値｜Ｖ_TP｜以下であれば、図
１の回路は電流ミラー回路として正常に動作することが
わかる。また、厳密にはＭＯＳＦＥＴはそのしきい値電
圧以下でも弱反転電流が流れるわけであり、実際にはＭ
１０１のゲート・ソース間電圧をＶ_TNより小さい電圧に
バイアスことも可能であり、図１の回路を電流ミラー回
路として動作させることは通常のＣＭＯＳプロセスで十
分可能である。

【００２０】図１の電流ミラー回路と従来型の電流ミラ
ー回路とを比較すると、従来型電流ミラー回路において
は、図１のＭ１０３に対応するトランジスタは、ゲート
とドレインが接続されている。したがって、そのトラン
ジスタのドレイン電位はＶＤＤ＋Ｖ_SG（Ｖ_SGはソース・
ゲート間電圧＜０）になる。一方、図１の回路において
は、Ｍ１０３のゲートに対するドレインの電位Ｖ_D3−Ｖ
_G3（Ｖ_D3，Ｖ_G3はそれぞれグランド電位に対する、Ｍ１
０３のドレイン電位，ゲート電位を表わす）は、Ｍ１０
１のソースに対するゲートの電位Ｖ_G1−Ｖ_S1（Ｖ_G1，Ｖ
_S1はそれぞれグランド電位に対する、Ｍ１０１のゲート
電位，ソース電位を表わす）に等しくなる。Ｍ１０１の
オン条件からＶ_G1−Ｖ_S1≧Ｖ_TN＞０になる。したが
って、Ｖ _D3−Ｖ_G3≧Ｖ_TN＞０になる。その結果、図１
のＭ１０３のソース・ドレイン間電圧をＶ_SG3 とする
と、ドレイン電位Ｖ_D3について次式が成立つ。

【００２１】Ｖ_D3＝ＶＤＤ＋Ｖ_SG3 ＋（Ｖ_D3−Ｖ_G3） ≧ＶＤＤ＋Ｖ_SG3 ＋Ｖ_TN （１１）したがって、Ｍ１０３のゲートとドレインが接続されて
いる従来の電流ミラー回路の、Ｍ１０３に該当するトラ
ンジスタのドレイン電位ＶＤＤ＋Ｖ_SGに比べて、図１の
Ｍ１０３のドレイン電位は少くともＶ_TNだけ高くなる。
それであるから、最低動作電源電圧ＶＤＤ_L をＶ_TNだけ
下げることができる。

【００２２】図２は、図１の電流ミラー回路をバイポー
ラ技術で構成し直した本発明の第２の実施例である。Ｂ
１０１，Ｂ１０２，Ｂ１０４はＮＰＮバイポーラトラン
ジスタ、Ｂ１０３，Ｂ１０５はＰＮＰバイポーラトラン
ジスタである。本実施例も図１の回路とほぼ同様に動作
する。ＭＯＳＦＥＴ技術の場合と異なりＢ１０３のベー
ス・コレクタ接合が順方向バイアスとなるため拡散容量
が著しく大きくなり、動作速度が著しく低下する。ただ
し、ＤＣ的には問題ない。

【００２３】図３は本発明の第３の実施例のバンドギャ
ップ参照電圧回路の回路図である。ＮＭＯＳＦＥＴＭ
３０１，Ｍ３０２，ＰＭＯＳＦＥＴＭ３０３，Ｍ３０
５，Ｍ３０７，ＮＭＯＳＦＥＴＭ３０４，Ｍ３０６
は、図１の回路と同様に、本発明を適用した電流ミラー
回路を構成する。Ｍ３０２は、Ｍ３０１と共にソースフ
ォロワ回路を構成する電流源であり、ＶＢ３１は、Ｍ３
０２のゲートバイアス電圧である。ＰＭＯＳＦＥＴＭ
３０８は、ＰＭＯＳＦＥＴＭ３０９と共にソースフォ
ロワ回路を構成する電流源であり、ＶＢ３２は、Ｍ３０
８のゲートバイアス電圧である。ダイオードＤ３０１，
Ｄ３０２，Ｄ３０３はいずれも接合ダイオードで、ダイ
オードＤ３０１は、抵抗３０１を介してＭ３０４のソー
スとグランド端子との間に順方向に接続され、ダイオー
ドＤ３０２はＭ３０６のソースとグランド端子との間に
順方向に接続され、ダイオードＤ３０３は抵抗Ｒ３０２
を介してＭ３０７のドレインとグランド端子との間に順
方向に接続されている。Ｍ３０６とＭ３０９間の接続
は、Ｍ３０３とＭ３０１間の接続と同様に、Ｍ３０６の
ゲートはＭ３０９のソースに接続され、Ｍ３０６のドレ
インはＭ３０９のゲートに接続されている。図１４の従
来例と同様に、Ｄ３０１はＤ３０２のｎ（＞１）倍の接
合面積を有し、Ｄ３０３はＤ３０１と同一の接合面積で
ある。さらに抵抗Ｒ３０２はＲ３０１のｍ（＞１）倍の
抵抗値に設計されている。また、Ｍ３０３，Ｍ３０５，
Ｍ３０７は同一サイズでＭ３０４とＭ３０６は同一サイ
ズである。出力電圧ＶＯ３は動作電源電圧範囲内で図１
４と一致する。しかし、動作電源電圧ＶＤＤは、図１４
の回路と同様に、Ｍ３０４が飽和領域で動作するための
条件から次式で与えられる。

【００２４】ＶＤＤ≧（Ｍ３０３のソース・ドレイン間電圧）＋［（Ｍ３０４のゲート・ソース間電圧）−Ｖ_TN］＋Ｖ_R301＋Ｖ_F1 （１２）したがって、ＶＤＤは式（１２）の等号の場合に最低値
をとる。さらに、動作電源電圧を、出来るだけ小さくす
るために、Ｍ３０１のゲート・ソース間電圧が｜Ｖ_TP｜
になるように電流源Ｍ３０２の電流値を調整すると、Ｍ
３０３が飽和状態で動作するためのソース・ドレイン間
電圧の最低値は０Ｖになる。また、電流源Ｍ３０８の電
流値を調整してＭ３０４のゲート・ソース間電圧をＶ_TN
にすることができる。したがって、式（１２）はＶＤＤ≧０＋０＋Ｖ_R301＋Ｖ_F1 ∴ ＶＤＤ≧Ｖ_R301＋Ｖ_F1 （１３）になる。同様に、Ｍ３０５が飽和領域で動作するための
条件から次式が得られる。

【００２５】ＶＤＤ≧Ｖ_F2 （１４）図１４の従来例と比較すると（式（７），式（８）参
照）、本発明の回路では、｜Ｖ_TP｜またはＶ_TNだけ、電
源電圧ＶＤＤを低くすることができる。

【００２６】図４は、本発明の第４の実施例の差動増幅
器の回路図である。本実施例において、ＮＭＯＳＦＥＴ
Ｍ４０１，Ｍ４０２，ＰＭＯＳＦＥＴＭ４０３から
なる回路部分およびＮＭＯＳＦＥＴＭ４０８，Ｍ４０
９，ＰＭＯＳＦＥＴＭ４０５からなる回路部分はそれ
ぞれ図１のＮＭＯＳＦＥＴＭ１０１，Ｍ１０２，ＰＭ
ＯＳＦＥＴＭ１０３からなる回路部分と同じ構成であ
る。ＮＭＯＳＦＥＴＭ４０４，Ｍ４０６は入力差動対を
形成し、ＮＭＯＳＦＥＴＭ４０７は電流源であり、ゲ
ートはバイアス電圧ＶＢ４１に接続されている。ＶＢ４
２は電流源Ｍ４０２，Ｍ４０９のゲートバイアス電圧で
ある。図４の回路は、全体として入力をＶＩ１，ＶＩ
２、出力をＶＯ４１，ＶＯ４２とする差動増幅器を構成
し、その差動増幅器は、図７に示されている差動増幅器
と機能的には同一で同様の電圧ゲインと出力振幅特性と
を有する。一方、最低動作電圧に関しては、図４におけ
るＭ４０３，Ｍ４０５のゲート・ドレイン間電圧を最大
｜Ｖ_TP｜だけずらすことが可能であるので図９の従来例
と同様の値にすることが出来る。しかし、そのためには
Ｖ_TN≒｜Ｖ_TP｜が成立つようにし、Ｍ４０１，Ｍ４０８
のゲート・ソース間電圧をＶ_TNにほぼ等しくする必要が
あるが、このことは高速性を低下させる原因になる場合
がある。その理由は、ゲート・ソース間電圧を低くする
とＭ４０１，Ｍ４０８の相互コンダクタンスが小さくな
り、その結果、Ｍ４０１とＭ４０２、Ｍ４０８とＭ４０
９からなるソースフォロワー回路の帯域が低くなるから
である。ソースフォロワー回路は電圧ゲインがほぼ１倍
であるため、もし他部と同程度の相互コンダクタンスを
もっておれば一般に他部より広帯域で高速動作が可能で
あるが、現在の場合のように相互コンダクタンスが極端
に小さい場合には回路全体の動作速度が低下する。その
場合は、Ｍ４０１，Ｍ４０８のソースフォロワートラン
ジスタのみしきい値電圧を下げて、Ｖ_TN(M401)＝Ｖ_TN(M408)＜｜Ｖ_TP｜とし、Ｍ４０２，Ｍ４０９の電流値を増加させてＭ４０
１，Ｍ４０８のゲート・ソース間電圧を大きくすること
によって相互コンダクタンスを増加させ、回路全体の動
作速度の低下を防ぐことが出来る。ここでＶ_TN(M401)，
Ｖ_TN(M408)はそれぞれＭ４０１，Ｍ４０８のしきい値で
ある。以上説明したように図４の差動増幅回路は、図７
の従来例の高速性と図９の従来例の低電圧動作性との両
方の利点を併せ持っている。また、図１０の従来例のよ
うにレベルシフト段が必要な場合にも、図４の回路は既
にこの機能を備えている。なお、レベルシフトの必要が
ない場合は、図４に示すＶＯ４３，ＶＯ４４を出力とす
ればよい。

【００２７】図５は、本発明の第５の実施例のリング発
振器型電圧制御発振器（ＶＣＯ）のブロック図である。
本実施例の電圧制御発振器は、図４の差動増幅器ＯＳＣ
をリング状にカスケード接続して構成されている。ＰＭ
ＯＳＦＥＴＭ５０１は入力トランジスタで、ソースは
電源ＶＤＤに接続され、ゲートには制御電圧ＶＣが印加
される。ＮＭＯＳＦＥＴＭ５０２は、ゲートとドレイ
ンが接続された負荷トランジスタである。Ｍ５０１の出
力は、差動増幅器ＯＳＣの電流源トランジスタＭ４０７
のゲートバイアス入力ＶＢ４１および電流源トランジス
タＭ４０２，Ｍ４０９のゲートバイアス入力ＶＢ４２に
印加される。カスケード接続された差動増幅器の最終段
の出力ＶＯ５１，ＶＯ５２は初段の差動増幅器の入力Ｖ
Ｉ１，ＶＩ２にそれぞれ入力され、リング状接続が形成
される。電圧制御発振器は制御電圧ＶＣを変えることに
よって、広い範囲の周波数の発振出力が得られる必要が
あるが、本実施例においては、制御電圧ＶＣが変化して
回路電流が変化した場合、Ｍ４０７の電流の増減方向と
負荷ＭＯＳＦＥＴＭ４０３とＭ４０５が流しうる電流
の増減方向とが一致するために特に大きな動作電源電圧
の変化なしに発振周波数を制御電圧ＶＣによって制御す
ることが出来る。もちろん、図５においてＶＢ４１とＶ
Ｂ４２を別々に制御することによって、より安定化する
ことも出来る。

【００２８】次に図６は本発明の第６の実施例の差動増
幅回路の回路図である。本実施例は図４の回路において
ＭＯＳＦＥＴのしきい値に大きな製造ばらつきが存在す
る時にも安定に動作するように、ソースフォロワー段の
動作点の自動調整回路を付加したものである。自動調整
回路は、ＮＭＯＳＦＥＴＭ７０３とＮＭＯＳＦＥＴＭ
７０４との直列接続、ＰＭＯＳＦＥＴＭ７０５とＮＭ
ＯＳＦＥＴＭ７０６との直列接続、ＰＭＯＳＦＥＴ
Ｍ７０１とＮＭＯＳＦＥＴＭ７０２との直列接続、お
よび演算増幅器ＯＰによって構成されている。Ｍ７０５
とＭ７０３との間の接続は、Ｍ４０５とＭ４０８間の接
続と同様に、Ｍ７０３のゲートはＭ７０５のドレインに
接続され、Ｍ７０５のゲートはＭ７０３のソースに接続
されている。Ｍ７０３のサイズはＭ４０１，Ｍ４０８と
同一に設計され、Ｍ７０４のサイズはＭ４０２，Ｍ４０
９と同一に設計されている。したがって、Ｍ４０８，Ｍ
４０９で成るソースフォロワは、Ｍ７０３，Ｍ７０４で
成る回路と同一の構成をもつ。さらに、Ｍ７０２，Ｍ７
０６はＭ４０７と同一のサイズに設計されている。した
がって、同一のゲートバイアス電圧ＶＢ４１に対してＭ
７０５，Ｍ７０１の各々を流れる電流は、２つの差動入
力ＶＩ１，ＶＩ２が等しい場合にＭ４０３またはＭ４０
５を流れる電流の２倍になる。一方、Ｍ７０１，Ｍ７０
５の（ゲート幅）／（ゲート長）比は、Ｍ４０３の当該
比（＝Ｍ４０５の当該比）の２倍に設計されている。し
たがって、同一のゲートバイアス電圧ＶＢ４１に対して
Ｍ７０５のゲート電圧、すなわち、ＶＤＤに対する節点
７０２の電位は、ＶＩ１＝ＶＩ２が成立つ場合における
Ｍ４０５のゲート電圧、すなわちＶＤＤに対する出力Ｖ
Ｏ４２の電位に等しくなる。同様に、Ｍ７０１のゲート
の電位、すなわち節点７０１の電位は、ＶＩ１とＶＩ２
が等しい場合におけるＭ４０３のゲートの電位ＶＯ４１
に等しくなる。それであるから、演算増幅器ＯＰの２つ
の入力は、ＶＩ１とＶＩ２が等しいときの差動増幅器の
出力ＶＯ４１，ＶＯ４２に等しくなる。演算増幅器ＯＰ
の２つの入力は、もし、差動増幅器を構成するトランジ
スタのしきい値に製造ばらつきが無ければ、等しくなる
筈である。しかし、実際には製造ばらつきがあるため、
節点７０１と節点７０２が同電位にはならない。演算増
幅器ＯＰは、節点７０１，７０２の電位が等しくなるよ
うにソースフォロワー段の電流源Ｍ４０２，Ｍ４０９，
Ｍ７０４の電流値が制御される。このようにして、図６
の回路の負荷ＭＯＳＦＥＴＭ４０３，Ｍ４０５のゲー
トバイアス電圧は、ＭＯＳＦＥＴのしきい値がばらつい
ても、図７の従来例の負荷ＭＯＳＦＥＴＭ４０３，Ｍ
４０５のゲートバイアス電圧に完全に一致し、電圧ゲイ
ン、高速性を継承したまま、低電圧化を図ることができ
る。

【００２９】

【発明の効果】以上説明したように、本発明は、半導体
集積回路の負荷を構成する第１のトランジスタの出力端
子を、第１のトランジスタと逆の導電型をもつ第２のト
ランジスタの制御端子に接続し、第２のトランジスタの
出力端子を第１のトランジスタの制御端子に接続し、第
２のトランジスタの出力端子と制御電圧間に所定の電圧
が生成される電流値で第２のトランジスタを電流駆動す
ることにより、当該半導体集積回路の動作の高速性と汎
用性を失うことなく、動作電源電圧を低下させることが
できる効果を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施例の電流ミラー回路であ
る。

【図２】図１の電流ミラー回路をバイポーラ技術で構成
した本発明の第２の実施例である。

【図３】本発明の第３の実施例のバンドギャップ参照電
圧回路である。

【図４】本発明の第４の実施例の差動増幅器の回路図で
ある。

【図５】本発明の第５の実施例のリング発振器型電圧制
御発振器のブロック図である。

【図６】本発明の第６の実施例の差動増幅回路の回路図
である。

【図７】従来の高速差動増幅器の第１の例を示す回路図
である。

【図８】従来の差動増幅器の第２の例で、カスケード接
続された差動増幅器の回路図である。

【図９】従来の差動増幅器の第３の例を示す回路図であ
る。

【図１０】従来の差動増幅器の第４の例を示す回路図で
ある。

【図１１】従来の差動増幅器の第５の例を示す回路図で
ある。

【図１２】従来の差動増幅器の第６の例を示す回路図で
ある。

【図１３】図１２の差動増幅器をＭＯＳＦＥＴ技術で構
成し直した回路図である。

【図１４】従来のバンドギャップ参照電圧回路の回路図
である。

【符号の説明】

ＶＢ１１ゲートバイアス電圧（ベースバイアス電
圧）Ｉ１１電流出力Ｍ１０１〜Ｍ１０５ＭＯＳＦＥＴＢ１０１〜Ｂ１０５バイポーラトランジスタＶＢ３１，ＶＢ３２ゲートバイアス電圧ＶＯ３出力Ｍ３０１〜Ｍ３０９ＭＯＳＦＥＴＲ３０１，Ｒ３０２抵抗Ｄ３０１，Ｄ３０２，Ｄ３０３接合ダイオードＶＢ４１，ＶＢ４２ゲートバイアス電圧ＶＩ１，ＶＩ２差動入力ＶＯ４１，ＶＯ４２差動出力ＶＯ４３，ＶＯ４４差動出力ＯＳＣ図４の差動増幅器ＶＣ制御電圧Ｍ５０１，Ｍ５０２ＭＯＳＦＥＴＯＰ演算増幅器７０１，７０２節点Ｍ７０１〜Ｍ７０６ＭＯＳＦＥＴ

Claims

(57)【特許請求の範囲】

【請求項１】第１の導電型の、同一特性をもつ第
１、第２のＭＯＳＦＥＴのドレインがそれぞれ第２の導
電型の、同一特性をもつ第３、第４のＭＯＳＦＥＴのド
レインに接続されてＣＭＯＳ差動対が構成され、第３、
第４のＭＯＳＦＥＴのソースは第１の電流源トランジス
タに接続され、第３、第４のＭＯＳＦＥＴのゲートを差
動入力端子とする差動増幅型半導体集積回路において、ゲートが第１のＭＯＳＦＥＴのドレインに接続され、ソ
ースが第１のＭＯＳＦＥＴのゲートに接続されている第
２の導電型の第５のＭＯＳＦＥＴと、ゲートが第２のＭＯＳＦＥＴのドレインに接続され、ソ
ースが第２のＭＯＳＦＥＴのゲートに接続されている、
第５のＭＯＳＦＥＴと同一特性をもつ第２の導電型の第
６のＭＯＳＦＥＴと、第５のＭＯＳＦＥＴにドレイン電流を供給する第２の電
流源トランジスタと、第６のＭＯＳＦＥＴにドレイン電
流を供給する第３の電流源トランジスタとを有し、第１、第５のＭＯＳＦＥＴのしきい値電圧の絶対値をそ
れぞれＶ_T1、Ｖ_T5とするとき、第１、第５のＭＯＳＦＥ
Ｔは、Ｖ_T1≧Ｖ_T5 が成り立つしきい値電圧を有し、第２、第６のＭＯＳＦＥＴのしきい値電圧の絶対値をそ
れぞれＶ_T2、Ｖ_T6とするとき、第２、第６のＭＯＳＦＥ
Ｔは、Ｖ_T2≧Ｖ_T6 が成り立つしきい値電圧を有し、第２の電流源トランジスタは、第５のＭＯＳＦＥＴのゲ
ート・ソース間電圧がＶ_T5以上でＶ_T1以下の値をとるよ
うに、調整された電流を第５のＭＯＳＦＥＴに供給し、第３の電流源トランジスタは、第６のＭＯＳＦＥＴのゲ
ート・ソース間電圧がＶ_T6以上でＶ_T2以下の値をとるよ
うに、調整された電流を第６のＭＯＳＦＥＴに供給し、
第５のＭＯＳＦＥＴと第２の電流源トランジスタとの接
続点、および、第６のＭＯＳＦＥＴと第３の電流源トラ
ンジスタとの接続点とを差動出力端子とすることを特徴
とする差動増幅型半導体集積回路。
【請求項２】出力の動作点を自動調整する自動調整回
路を有する差動増幅型半導体集積回路であって、前記自
動調整回路は、第１の導電型の第７のＭＯＳＦＥＴと、第７のＭＯＳＦＥＴにドレイン電流を供給する第４の電
流源トランジスタと、ゲートが第７のＭＯＳＦＥＴのドレインに接続され、ソ
ースが第７のＭＯＳＦＥＴのゲートに接続されている第
２の導電型の第８のＭＯＳＦＥＴと、第８のＭＯＳＦＥＴにドレイン電流を供給する第５の電
流源トランジスタと、抵抗接続された、第１の導電型の第９のＭＯＳＦＥＴ
と、第９のＭＯＳＦＥＴにドレイン電流を供給する第６の電
流源トランジスタと、第８のＭＯＳＦＥＴのソースと第５の電流源トランジス
タとの接続点の電位と第９のＭＯＳＦＥＴのドレインと
第６の電流源トランジスタとの接続点の電位とを入力し
て、その入力された２つの信号の差に比例する信号を生
成し、その生成された信号を第２、第３、第５の電流源
トランジスタの制御電極に出力する演算増幅回路を有
し、第１、第４、第６の電流源トランジスタは同一の制御信
号・電流出力特性を有し、同一の制御信号によって制御
され、第２、第３、第５の電流源トランジスタは同一の制御信
号・電流出力特性を有し、同一の制御信号によって制御
され、第７、第９のＭＯＳＦＥＴは、同一のゲート・ソース間
電圧に対して、第１、第２のＭＯＳＦＥＴの２倍のドレ
イン電流を出力する特性を有し、第８のＭＯＳＦＥＴは、同一のゲート・ソース間電圧に
対して、第５、第６のＭＯＳＦＥＴと同一のドレイン電
流を出力する特性を有する、請求項３に記載の差動増幅型半導体集積回路
【請求項３】カスケードに接続された複数の、請求項
３に記載された差動増幅型半導体集積回路を有し、最終
段の差動増幅型半導体集積回路の差動出力端子が初段の
差動増幅型半導体集積回路の差動入力端子に接続され
て、リング発振器が形成され、それぞれの差動増幅型半
導体集積回路の第１の電流源トランジスタは共通の制御
信号で制御され、それぞれの差動増幅型半導体集積回路
の第２および第３の電流源トランジスタも共通の制御信
号で制御されるリング発振器型電圧制御発振器を有する
半導体集積回路。
【請求項４】駆動電源の第１、第２の電極の間に接続
された第１、第２、第３の回路を有し、第１の回路は、
ソースが駆動電源の第１の電極に接続されている第１の
導電型の第１のＭＯＳＦＥＴと、ドレインが第１のＭＯ
ＳＦＥＴのドレインに接続されている第２の導電型の第
２のＭＯＳＦＥＴと、一端が第２のＭＯＳＦＥＴのソー
スに接続されている第１の抵抗体と、第１の抵抗体の他
端と駆動電源の第２の電極の間に順方向に接続されてい
る第１のダイオードを有し、第２の回路は、ソースが駆
動電源の第１の電極に接続され、ゲートが第１のＭＯＳ
ＦＥＴのゲートに接続されている第１の導電型の第３の
ＭＯＳＦＥＴと、ドレインが第３のＭＯＳＦＥＴのドレ
インに接続され、ゲートが第２のＭＯＳＦＥＴのゲート
に接続されている第２の導電型の第４のＭＯＳＦＥＴ
と、第４のＭＯＳＦＥＴのソースと駆動電源の第２の電
極との間に順方向に接続されている第２のダイオードを
有し、第３の回路は、ソースが駆動電源の第１の電極に
接続され、ゲートが第１のＭＯＳＦＥＴのゲートに接続
されている第１の導電型の第５のＭＯＳＦＥＴと、一端
が第５のＭＯＳＦＥＴのドレインに接続されている第２
の抵抗体と、第２の抵抗体の他端と駆動電源の第２の電
極との間に順方向に接続されている第３のダイオードを
有し、第２および第３のダイオードの接合面積は、第１
のダイオードの接合面積に対して所定の比をもつように
定められ、第１の抵抗体の抵抗値は、電流ミラー回路を
構成する第１、第２、第３の回路が所望の電流値をもつ
ように設定され、第１の抵抗体の抵抗値に対する第２の
抵抗体の抵抗値は当該半導体集積回路の出力電圧の温度
特性を最小にするように設定され、第５のＭＯＳＦＥＴ
のドレインと第３の抵抗体との接続点を出力点とする、
バンドギャップ参照電圧回路を有する半導体集積回路に
おいて、ゲートが第１のＭＯＳＦＥＴのドレインに接続され、ソ
ースが第１のＭＯＳＦＥＴのゲートに接続され、ドレイ
ンが駆動電源の第１の電極に接続されている第２の導電
型の第６のＭＯＳＦＥＴと、第６のＭＯＳＦＥＴにドレイン電流を供給する第１の電
流源トランジスタと、ゲートが第４のＭＯＳＦＥＴのド
レインに接続され、ソースが第４のＭＯＳＦＥＴのゲー
トに接続され、ドレインが駆動電源の第２の電極に接続
されている第１の導電型の第７のＭＯＳＦＥＴと、第７のＭＯＳＦＥＴにドレイン電流を供給する第２の電
流源トランジスタを有し、第１、第６のＭＯＳＦＥＴのしきい値電圧の絶対値をそ
れぞれＶ_T1、Ｖ_T6とするとき、第１、第６のＭＯＳＦＥ
Ｔは、Ｖ_T1≧Ｖ_T6 が成り立つしきい値電圧を有し、第１の電流源トランジスタは、第６のＭＯＳＦＥＴのゲ
ート・ソース間電圧がＶ_T6以上でＶ_T1以下の値をとるよ
うに調整された電流を第６のＭＯＳＦＥＴに供給し、第４、、第７のＭＯＳＦＥＴのしきい値電圧の絶対値を
それぞれＶ_T4、Ｖ_T7とするとき、第４、第７のＭＯＳＦ
ＥＴは、Ｖ_T4≧Ｖ_T7 が成り立つしきい値電圧を有し、第２の電流源トランジスタは、第７のＭＯＳＦＥＴのゲ
ート・ソース間電圧がＶ_T7以上でＶ_T4以下の値をとるよ
うに調整された電流を第７のＭＯＳＦＥＴに供給するこ
とを特徴とする半導体集積回路。