JPH073690Y2 - 電流ミラー回路 - Google Patents
電流ミラー回路Info
- Publication number
- JPH073690Y2 JPH073690Y2 JP1989004624U JP462489U JPH073690Y2 JP H073690 Y2 JPH073690 Y2 JP H073690Y2 JP 1989004624 U JP1989004624 U JP 1989004624U JP 462489 U JP462489 U JP 462489U JP H073690 Y2 JPH073690 Y2 JP H073690Y2
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- JP
- Japan
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- transistor
- current
- input
- collector
- emitter
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Description
【考案の詳細な説明】 （イ） 産業上の利用分野 本考案は、電流ミラー回路に関するもので、特に入力電
流に精度良く対応する出力電流を得ることが出来ると共
に、低電圧迄動作出来る電流ミラー回路に関する。
流に精度良く対応する出力電流を得ることが出来ると共
に、低電圧迄動作出来る電流ミラー回路に関する。
（ロ） 従来の技術 入力電流に応じた出力電流を発生させる回路として電流
ミラー回路が公知である。例えば第３図は、従来の電流
ミラー回路の一例を示すものであるが、コレクタに入力
電流源（１）が接続されたダイオード接続型の第１トラ
ンジスタ（２）と、該第１トランジスタ（２）とベース
及びエミッタが共通接続され、コレクタに負荷（３）が
接続された第２トランジスタ（４）とから構成され、第
１及び第２トランジスタ（２）及び（４）のミラー比
（第１及び第２トランジスタ（２）及び（４）のエミッ
タ面積比）をｍとした時に、前記入力電流源（１）に流
れる電流のｍ倍の電流を、前記第２トランジスタ（４）
のコレクタに発生させることが出来るものである。しか
しながら、第３図の電流ミラー回路は、出力電流の精度
が悪いという欠点を有していた。すなわち、第３図にお
いて、第１及び第２トランジスタ（２）及び（４）のミ
ラー比を１とし、それぞれのベース電流をIBとすると、
それぞれのコレクタ電流は、β・IB（ただし、βはトラ
ンジスタの電流増幅率）となるが、入力電流源（１）に
流れる電流は、（β＋２）IBとなり、前記入力電流源
（１）に流れる電流と、前記第２トランジスタ（４）の
コレクタ電流との間に差が生じ、これが精度悪化の原因
となっていた。
ミラー回路が公知である。例えば第３図は、従来の電流
ミラー回路の一例を示すものであるが、コレクタに入力
電流源（１）が接続されたダイオード接続型の第１トラ
ンジスタ（２）と、該第１トランジスタ（２）とベース
及びエミッタが共通接続され、コレクタに負荷（３）が
接続された第２トランジスタ（４）とから構成され、第
１及び第２トランジスタ（２）及び（４）のミラー比
（第１及び第２トランジスタ（２）及び（４）のエミッ
タ面積比）をｍとした時に、前記入力電流源（１）に流
れる電流のｍ倍の電流を、前記第２トランジスタ（４）
のコレクタに発生させることが出来るものである。しか
しながら、第３図の電流ミラー回路は、出力電流の精度
が悪いという欠点を有していた。すなわち、第３図にお
いて、第１及び第２トランジスタ（２）及び（４）のミ
ラー比を１とし、それぞれのベース電流をIBとすると、
それぞれのコレクタ電流は、β・IB（ただし、βはトラ
ンジスタの電流増幅率）となるが、入力電流源（１）に
流れる電流は、（β＋２）IBとなり、前記入力電流源
（１）に流れる電流と、前記第２トランジスタ（４）の
コレクタ電流との間に差が生じ、これが精度悪化の原因
となっていた。
第４図の回路は、第３図の電流ミラー回路の欠点を改善
したものとして従来提案されている電流ミラー回路であ
る。第４図の電流ミラー回路は、第３図の電流ミラー回
路に、第１及び第２トランジスタ（２）及び（４）の共
通ベースにエミッタが、第１トランジスタ（２）のコレ
クタにベースがそれぞれ接続された第３トランジスタ
（５）を付加したものである。その為、第１及び第２ト
ランジスタ（２）及び（４）のミラー比を１とし、それ
ぞれのベース電流をIBとすると、それぞれのコレクタ電
流はβ・IBとなり、第３トランジスタ（５）のエミッタ
電流は２IBとなり、そのベース電流は となる。従って、第２トランジスタ（４）のコレクタ電
流はβ・IB、入力電流源（１）に流れる電流は となり、 であるから、出力電流の精度は、第３図の回路と比べ十
分に改善されたものとなっていた。
したものとして従来提案されている電流ミラー回路であ
る。第４図の電流ミラー回路は、第３図の電流ミラー回
路に、第１及び第２トランジスタ（２）及び（４）の共
通ベースにエミッタが、第１トランジスタ（２）のコレ
クタにベースがそれぞれ接続された第３トランジスタ
（５）を付加したものである。その為、第１及び第２ト
ランジスタ（２）及び（４）のミラー比を１とし、それ
ぞれのベース電流をIBとすると、それぞれのコレクタ電
流はβ・IBとなり、第３トランジスタ（５）のエミッタ
電流は２IBとなり、そのベース電流は となる。従って、第２トランジスタ（４）のコレクタ電
流はβ・IB、入力電流源（１）に流れる電流は となり、 であるから、出力電流の精度は、第３図の回路と比べ十
分に改善されたものとなっていた。
（ハ） 考案が解決しようとする課題 しかしながら、第４図の電流ミラー回路の最低動作電圧
は、２VBE+VCE（sat）（ただし、VBEはトランジスタの
ベース・エミッタ間電圧、VCE（sat）はトランジスタの
コレクタ・エミッタ間飽和電圧で、前記VCE（sat）は入
力電流源（１）の動作電圧である）となり、低電圧特性
が悪化するという欠点を有していた。その為、第３図の
如き低電圧特性を有すると共に、第４図の如き精度を有
する電流ミラー回路が希求されていた。
は、２VBE+VCE（sat）（ただし、VBEはトランジスタの
ベース・エミッタ間電圧、VCE（sat）はトランジスタの
コレクタ・エミッタ間飽和電圧で、前記VCE（sat）は入
力電流源（１）の動作電圧である）となり、低電圧特性
が悪化するという欠点を有していた。その為、第３図の
如き低電圧特性を有すると共に、第４図の如き精度を有
する電流ミラー回路が希求されていた。
（ニ） 課題を解決するための手段 本考案は、上述の点に鑑み成されたもので、コレクタに
入力電流源が接続された入力トランジスタと、ベース及
びエミッタが前記入力トランジスタとそれぞれ共通接続
され、コレクタが負荷に接続された出力トランジスタ
と、前記入力及び出力トランジスタの共通ベースにエミ
ッタが接続された第１制御トランジスタと、エミッタが
前記第１制御トランジスタのベースに接続され、ベース
が前記入力トランジスタのコレクタに接続された第２制
御トランジスタと、該第２制御トランジスタのエミッタ
に接続された定電流源と、から成ることを特徴とする。
入力電流源が接続された入力トランジスタと、ベース及
びエミッタが前記入力トランジスタとそれぞれ共通接続
され、コレクタが負荷に接続された出力トランジスタ
と、前記入力及び出力トランジスタの共通ベースにエミ
ッタが接続された第１制御トランジスタと、エミッタが
前記第１制御トランジスタのベースに接続され、ベース
が前記入力トランジスタのコレクタに接続された第２制
御トランジスタと、該第２制御トランジスタのエミッタ
に接続された定電流源と、から成ることを特徴とする。
（ホ） 作用 本考案に依れば、エミッタが第１制御トランジスタのベ
ース及び定電流源に接続されると共に、ベースが入力ト
ランジスタのコレクタに接続された第２制御トランジス
タを配置しているので、前記定電流源の電流値の1/βの
電流でミラー回路を駆動出来ると共に、最低動作電圧を
VBEにすることが出来る。
ース及び定電流源に接続されると共に、ベースが入力ト
ランジスタのコレクタに接続された第２制御トランジス
タを配置しているので、前記定電流源の電流値の1/βの
電流でミラー回路を駆動出来ると共に、最低動作電圧を
VBEにすることが出来る。
（ヘ） 実施例 第１図は、本考案の一実施例を示す回路図で、（６）は
エミッタが電源（＋VCC）に、コレクタが入力電流源
（７）に接続されたPNP型の入力トランジスタ、（８）
はエミッタが電源に、コレクタが負荷（９）に接続され
たPNP型の出力トランジスタ、（10）はエミッタが前記
入力及び出力トランジスタ（６）及び（８）の共通ベー
スに、コレクタがアースに接続された第１制御トランジ
スタ、（11）はエミッタが前記第１制御トランジスタ
（10）のベースに、ベースが前記入力トランジスタ
（６）のコレクタに接続された第２制御トランジスタ、
及び（12）は前記第２制御トランジスタ（11）のエミッ
タに接続された定電流源である。
エミッタが電源（＋VCC）に、コレクタが入力電流源
（７）に接続されたPNP型の入力トランジスタ、（８）
はエミッタが電源に、コレクタが負荷（９）に接続され
たPNP型の出力トランジスタ、（10）はエミッタが前記
入力及び出力トランジスタ（６）及び（８）の共通ベー
スに、コレクタがアースに接続された第１制御トランジ
スタ、（11）はエミッタが前記第１制御トランジスタ
（10）のベースに、ベースが前記入力トランジスタ
（６）のコレクタに接続された第２制御トランジスタ、
及び（12）は前記第２制御トランジスタ（11）のエミッ
タに接続された定電流源である。
次に動作を説明する。いま、入力トランジスタ（６）と
出力トランジスタ（８）とのミラー比を１、入力電流源
（７）に流れる電流をIin、前記入力トランジスタ
（６）のベース電流をIBとすれば、前記入力トランジス
タ（６）のコレクタ電流は、β1・IB（ただし、β1はPN
Pトランジスタの電流増幅率）となる。又、定電流源（1
2）に流れる電流をI0とすれば、第２制御トランジスタ
（11）のベース電流は、I0／（β2＋１）（ただし、β2
はNPNトランジスタの電流増幅率で、前記電流I0は、第
１制御トランジスタ（10）のベース電流に比べ十分大と
する。）となる。その為、入力電流源（７）に流れる電
流Iinは、 Iin＝β1・IB-I0／（β2＋１） ………（１） となる。一方、出力トランジスタ（８）のコレクタ電流
Ioutは、 Iout＝β1・IB ……………（２） となる。第（１）式と第（２）式とを比較した場合、I0
／（β2＋１）の誤差電流が生じているが、一般にβ2は
200程度あるから、電流I0の値を小さく設定すれば、無
視し得る程度の微小な値となる。従って、第１図の回路
に依れば、第４図の回路に比べ精度の良い出力電流を得
ることができる。
出力トランジスタ（８）とのミラー比を１、入力電流源
（７）に流れる電流をIin、前記入力トランジスタ
（６）のベース電流をIBとすれば、前記入力トランジス
タ（６）のコレクタ電流は、β1・IB（ただし、β1はPN
Pトランジスタの電流増幅率）となる。又、定電流源（1
2）に流れる電流をI0とすれば、第２制御トランジスタ
（11）のベース電流は、I0／（β2＋１）（ただし、β2
はNPNトランジスタの電流増幅率で、前記電流I0は、第
１制御トランジスタ（10）のベース電流に比べ十分大と
する。）となる。その為、入力電流源（７）に流れる電
流Iinは、 Iin＝β1・IB-I0／（β2＋１） ………（１） となる。一方、出力トランジスタ（８）のコレクタ電流
Ioutは、 Iout＝β1・IB ……………（２） となる。第（１）式と第（２）式とを比較した場合、I0
／（β2＋１）の誤差電流が生じているが、一般にβ2は
200程度あるから、電流I0の値を小さく設定すれば、無
視し得る程度の微小な値となる。従って、第１図の回路
に依れば、第４図の回路に比べ精度の良い出力電流を得
ることができる。
さて、第１図において、入力トランジスタ（６）のコレ
クタ電圧Vinは、 Vin＝VCC-VBE ………………（３） となるので、その最低動作電圧VCC′は、 VCC′＝VBE+VCE ………………（４） となり、約0.9〔Ｖ〕まで可能となる。
クタ電圧Vinは、 Vin＝VCC-VBE ………………（３） となるので、その最低動作電圧VCC′は、 VCC′＝VBE+VCE ………………（４） となり、約0.9〔Ｖ〕まで可能となる。
従って、第１図の回路に依れば、第３図の回路と同等の
低電圧まで動作可能となる。
低電圧まで動作可能となる。
第２図は、本考案の別の実施例を示す回路図で、電流判
別出力が得られる比較回路に用いた場合を示すもので、
（13）はベースに基準電圧Vrefが印加され、エミッタに
定電流源（14）が接続された第１トランジスタ、及び
（15）はエミッタが前記第１トランジスタ（13）のエミ
ッタに接続され、ベースに入力端子（16）からの入力信
号が印加される第２トランジスタである。尚、第２図に
おいて第１図と同一の回路素子については同一の符号を
付し、説明を省略する。第２図の電源電圧を例えば、5V
とし、入力端子（16）から加わる制御電圧を5Vとする。
前記制御電圧が第２トランジスタ（15）のベースに加わ
ると、第１トランジスタ（13）がオフ、第２トランジス
タ（15）がオンする。（ただし、抵抗（17）及び（18）
の比は１対１とする。）すると、第２トランジスタ（1
5）は飽和状態となり、そのコレクタ電圧がVCC-VBEとな
り、第１及び第２制御トランジスタ（10）及び（11）が
オンし、入力及び出力トランジスタ（６）及び（８）に
等しい電流が流れる。この場合、定電流源（14）の電流
値と等しい電流が負荷（９）に流れる。従って、第２図
の回路に依れば、判別回路の電源電圧と印加される制御
電圧が等しい場合にも精度の良い電流判別出力を得るこ
とが出来る。
別出力が得られる比較回路に用いた場合を示すもので、
（13）はベースに基準電圧Vrefが印加され、エミッタに
定電流源（14）が接続された第１トランジスタ、及び
（15）はエミッタが前記第１トランジスタ（13）のエミ
ッタに接続され、ベースに入力端子（16）からの入力信
号が印加される第２トランジスタである。尚、第２図に
おいて第１図と同一の回路素子については同一の符号を
付し、説明を省略する。第２図の電源電圧を例えば、5V
とし、入力端子（16）から加わる制御電圧を5Vとする。
前記制御電圧が第２トランジスタ（15）のベースに加わ
ると、第１トランジスタ（13）がオフ、第２トランジス
タ（15）がオンする。（ただし、抵抗（17）及び（18）
の比は１対１とする。）すると、第２トランジスタ（1
5）は飽和状態となり、そのコレクタ電圧がVCC-VBEとな
り、第１及び第２制御トランジスタ（10）及び（11）が
オンし、入力及び出力トランジスタ（６）及び（８）に
等しい電流が流れる。この場合、定電流源（14）の電流
値と等しい電流が負荷（９）に流れる。従って、第２図
の回路に依れば、判別回路の電源電圧と印加される制御
電圧が等しい場合にも精度の良い電流判別出力を得るこ
とが出来る。
（ト） 考案の効果 以上述べた如く、本考案に依れば、入力電流に対しての
出力電流の精度を向上させることが出来ると共に低電圧
迄動作可能な電流ミラー回路を提供出来る。又、本考案
に依れば、従来の回路に対し、トランジスタと定電流源
を各々１つ接続するだけで良いので、簡単な構成の変更
で特性改善を計かることが出来る。
出力電流の精度を向上させることが出来ると共に低電圧
迄動作可能な電流ミラー回路を提供出来る。又、本考案
に依れば、従来の回路に対し、トランジスタと定電流源
を各々１つ接続するだけで良いので、簡単な構成の変更
で特性改善を計かることが出来る。
第１図は、本考案の一実施例を示す回路図、第２図は、
本考案の別の実施例を示す回路図、第３図及び第４図
は、従来の電流ミラー回路を示す回路図である。 （６）……入力トランジスタ、（７）……入力電流源、
（８）……出力トランジスタ、（10）……第１制御トラ
ンジスタ、（11）……第２制御トランジスタ、（12）…
…定電流源。
本考案の別の実施例を示す回路図、第３図及び第４図
は、従来の電流ミラー回路を示す回路図である。 （６）……入力トランジスタ、（７）……入力電流源、
（８）……出力トランジスタ、（10）……第１制御トラ
ンジスタ、（11）……第２制御トランジスタ、（12）…
…定電流源。
Claims (1)
- 【請求項１】ベースが基準電源に接続され、エミッタが
定電流源に接続された第１トランジスタと、 エミッタが前記第１トランジスタのエミッタに接続さ
れ、ベースに入力信号が印加される第２トランジスタ
と、 コレクタが前記第２トランジスタのコレクタに接続され
た入力トランジスタと、 ベース及びエミッタが前記入力トランジスタとそれぞれ
共通接続され、コレクタが負荷に接続された出力トラン
ジスタと、 前記入力及び出力トランジスタの共通ベースにエミッタ
が接続された第１制御トランジスタと、 エミッタが前記第１制御トランジスタのベースに接続さ
れ、ベースが前記入力トランジスタのコレクタに接続さ
れた第２制御トランジスタと、 該第２制御トランジスタのエミッタに接続された定電流
源と、 から成り、前記第２トランジスタのコレクタに流れる電
流に応じた電流を前記出力トランジスタのコレクタに発
生するようにしたことを特徴とする電流ミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989004624U JPH073690Y2 (ja) | 1989-01-19 | 1989-01-19 | 電流ミラー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989004624U JPH073690Y2 (ja) | 1989-01-19 | 1989-01-19 | 電流ミラー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0295919U JPH0295919U (ja) | 1990-07-31 |
| JPH073690Y2 true JPH073690Y2 (ja) | 1995-01-30 |
Family
ID=31207298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989004624U Expired - Lifetime JPH073690Y2 (ja) | 1989-01-19 | 1989-01-19 | 電流ミラー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073690Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2556265B2 (ja) * | 1993-07-23 | 1996-11-20 | 日本電気株式会社 | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54125950A (en) * | 1978-03-24 | 1979-09-29 | Victor Co Of Japan Ltd | Current mirror circuit |
| JPS60194814A (ja) * | 1984-03-16 | 1985-10-03 | Mitsubishi Electric Corp | 定電流発生回路 |
-
1989
- 1989-01-19 JP JP1989004624U patent/JPH073690Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0295919U (ja) | 1990-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |