JP4782471B2 - レギュレータ回路 - Google Patents

Description

本発明は、高電圧から所望の低電圧を生成するドロップ型のレギュレータ回路に関する。

ある種の半導体集積回路において、高電圧から所望の低電圧を生成して所定の回路へ供給することが要求されている。例えば地上デジタルテレビ放送における部分受信チャネルデコーダ内の復調・誤り訂正回路においては、約１．２Ｖの電圧が必要であり、そのような低電圧を供給するために、ドロップ型のレギュレータ回路が用いられる。

図２は、ドロップ型のレギュレータ回路の回路図である。このレギュレータ回路は、ソースに入力電圧Ｖｉｎが印加されたＰチャネル型の制御用トランジスタ（１）と、制御用トランジスタ（１）のドレインに直列接続された第１及び第２の抵抗（Ｒ１，Ｒ２）と、第１差動入力端子（−）に基準電圧Ｖｒｅｆ２が印加され、第２差動入力端子（＋）に前記第１及び第２の抵抗（Ｒ１，Ｒ２）の接続点の電圧が印加され、差動出力端子に前記制御用トランジスタ（１）のゲートが接続されたオペアンプ（２）と、を備え、前記制御用トランジスタ（１）と前記第１の抵抗（Ｒ１）との接続点から出力電圧Ｖｏｕｔを得るものである。

オペアンプ（２）は第２差動入力端子（＋）の電圧、すなわち第１及び第２の抵抗（Ｒ１，Ｒ２）の接続点の電圧が基準電圧Ｖｒｅｆ２と等しくなるように、制御用トランジスタ（１）に流れる電流を制御する。したがって、出力電圧Ｖｏｕｔは次の式によって表される。

Ｖｏｕｔ＝Ｖｒｅｆ２×（Ｒ１＋Ｒ２）／Ｒ１

ここで、基準電圧Ｖｒｅｆ２は、バンドギャップ型基準電圧発生回路３によって発生される基準電圧Ｖｒｅｆ１（＝１．２Ｖ）を第３の抵抗（Ｒ３）と第４の抵抗（Ｒ４）によって分圧して生成される。例えば、Ｖｉｎ＝２．８Ｖ、Ｒ１＝Ｒ２＝１００ｋΩ、Ｖｒｅｆ２＝０．６Ｖの場合、Ｖｏｕｔ＝１．２Ｖである。したがって、このレギュレータ回路によれば１．２Ｖという低電圧を得ることができる。

図３は、上述のオペアンプ（２）の具体的な回路図であり、図３（ａ）はＮＭＯＳ入力差動型オペアンプ、図３（ｂ）はＰＭＯＳ入力差動型オペアンプを示している。

図３（ａ）のＮＭＯＳ入力差動型オペアンプは、カレントミラー接続された一対のＰチャネル型ＭＯＳトランジスタ（ＭＰａ１，ＭＰａ２）と、差動入力電圧Ｖｉｎｐ，Ｖｉｎｎがそれぞれゲートに印加された一対のＮチャネル型ＭＯＳトランジスタ（ＭＮａ１，ＭＮａ２）と、ゲートにバイアス電圧ＶＢａが印加されたＮチャネル型の定電流トランジスタ（ＭＮａ３）とを備え、Ｐチャネル型ＭＯＳトランジスタ（ＭＰａ２）とＮチャネル型ＭＯＳトランジスタ（ＭＮａ２）の接続点である差動出力端子から出力電圧Ｖｏｕｔを得ている。ここで、Ｎチャネル型ＭＯＳトランジスタ（ＭＮａ１）のゲートが前記第１差動入力端子（−）に相当し、Ｎチャネル型ＭＯＳトランジス（ＭＮａ２）のゲートが前記第２差動入力端子（＋）に相当する。

一方、図３（ｂ）のＰＭＯＳ入力差動型オペアンプは、カレントミラー接続された一対のＮチャネル型ＭＯＳトランジスタ（ＭＮａ１，ＭＮａ２）と、差動入力電圧Ｖｉｎｐ，Ｖｉｎｎがそれぞれゲートに印加された一対のＰチャネル型ＭＯＳトランジスタ（ＭＰｂ１，ＭＰｂ２）と、ゲートにバイアス電圧ＶＢｂが印加されたＰチャネル型の定電流トランジスタ（ＭＮａ３）とを備え、Ｎチャネル型ＭＯＳトランジスタ（ＭＮｂ３）とＰチャネル型ＭＯＳトランジスタ（ＭＰｂ２）の接続点である差動出力端子から出力電圧Ｖｏｕｔを得ている。ここで、Ｐチャネル型ＭＯＳトランジスタ（ＭＰｂ１）のゲートが前記第１差動入力端子（−）に相当し、Ｐチャネル型ＭＯＳトランジス（ＭＰｂ２）のゲートが前記第２差動入力端子（＋）に相当する。
特開２０００−２８４８４３公報

しかしながら、図３（ａ）のＮＭＯＳ入力差動型オペアンプは、差動入力トランジスタがＮチャネル型ＭＯＳトランジスタ（ＭＮａ１，ＭＮａ２）で構成されているために、入力電圧範囲の下限が高いという問題がある。このため、図２のレギュレータ回路のオペアンプ（２）として用いると、基準電圧Ｖｒｅｆ２が例えば０．６Ｖという低電圧である場合には、前記入力電圧範囲から外れてしまい、レギュレータ回路が正常に動作しないという問題があった。

一方、図３（ｂ）のＰＭＯＳ入力差動型オペアンプでは、差動入力トランジスタがＰチャネル型ＭＯＳトランジスタ（ＭＰｂ１，ＭＰｂ２）で構成されているために、入力電圧範囲の下限は低いので上記問題は解決するが、ＮＭＯＳ入力差動型オペアンプとは逆に、出力電圧Ｖｏｕｔの出力電圧範囲の上限が低いため、出力電圧Ｖｏｕｔで制御される制御用トランジスタ（１）をオフできないという問題があった。

したがって、ＮＭＯＳ入力差動型オペアンプ及びＰＭＯＳ入力差動型オペアンプを図２のドロップ型のレギュレータ回路に用いた場合に、いずれもレギュレータ回路が正常に動作しないという問題があった。

本発明のレギュレータ回路は、ソースに入力電圧が印加された制御用トランジスタ（１）と、前記制御用トランジスタ（１）のドレインに直列接続された第１及び第２の抵抗（Ｒ１，Ｒ２）と、第１差動入力端子に基準電圧が印加され、第２差動入力端子に前記第１及び第２の抵抗（Ｒ１，Ｒ２）の接続点の電圧が印加され、差動出力端子に前記制御用トランジスタ（１）のゲートが接続された折り返しカスコード型オペアンプ（２）と、バンドギャップ型基準電圧発生回路（３）と、前記バンドギャップ型基準電圧発生回路（３）によって発生される電圧を分圧して、前記基準電圧を生成する第３及び第４の抵抗（Ｒ３，Ｒ４）と、を備え、前記制御用トランジスタ（１）と前記第１の抵抗（Ｒ１）との接続点から出力電圧を得ることを特徴とするものである。

そして、本発明に係る前記折り返しカスコード型オペアンプ（２）は、カレントミラー接続され、それぞれのソースに前記入力電圧が印加された第１及び第２のトランジスタ（ＭＰ１，ＭＰ２）と、前記第１のトランジスタ（ＭＰ１）に縦列接続された第３及び第４のトランジスタ（ＭＮ１，ＭＮ３）と、前記第２のトランジスタ（ＭＰ２）に縦列接続された第５及び第６のトランジスタ（ＭＮ２，ＭＮ４）と、差動入力電圧がそれぞれのゲートに印加されたＰチャネル型ＭＯＳトランジスタである第７及び第８のトランジスタ（ＭＰ３，ＭＰ４）からなり、この第７のトランジスタ（ＭＰ３）のドレインが前記第３及び第４のトランジスタ（ＭＮ１，ＭＮ３）の接続点に接続され、この第８のトランジスタ（ＭＰ４）のドレインが前記第５及び第６のトランジスタ（ＭＮ２，ＭＮ４）の接続点に接続された差動入力トランジスタ対と、前記第７及び第８のトランジスタ（ＭＰ３，ＭＰ４）のソースがそのドレインに共通接続され、そのソースに前記入力電圧が印加された定電流トランジスタ（ＭＰ５）を備え、前記第７のトランジスタ（ＭＰ３）のゲートを前記第１差動入力端子とし、前記第８のトランジスタ（ＭＰ４）のゲートを前記第２差動入力端子とし、前記第２のトランジスタ（ＭＰ２）と前記第５のトランジスタ（ＭＮ２）の接続点から前記差動出力端子を取り出したことを特徴とするものである。

本発明によれば、従来のＮＭＯＳ入力差動型オペアンプと同様の高い出力電圧範囲の上限とＰＭＯＳ入力差動型オペアンプと同様の低い入力電圧範囲の下限を備えた折り返しカスコード型オペアンプを用いたことにより、約１．０Ｖ〜１．２Ｖの低電圧を安定して出力することが可能なドロップ型のレギュレータ回路を提供することができる。

次に、本発明の実施形態によるレギュレータ回路について図面を参照しながら説明する。このレギュレータ回路は図２のドロップ型のレギュレータ回路のオペアンプ（２）として、折り返しカスコード型オペアンプを用いたことを特徴とするものである。

この折り返しカスコード型オペアンプの回路構成について図１を参照しながら説明する。カレントミラー接続されたＰチャネル型の第１及び第２のトランジスタ（ＭＰ１，ＭＰ２）の各ソースに、入力電圧Ｖｉｎが印加されている。前記第１のトランジスタ（ＭＰ１）のドレインには、Ｎチャネル型の第３及び第４のトランジスタ（ＭＮ１，ＭＮ３）が縦列接続されている。また、前記第２のトランジスタ（ＭＰ２）のドレインにはＮチャネル型の第５及び第６のトランジスタ（ＭＮ２，ＭＮ４）が縦列接続されている。

第３のトランジスタＭＮ１のゲート及び第５のトランジスタＭＮ２のゲートにはバイアス電圧ＶＢ２が印加されている。また、第４のトランジスタＭＮ３のゲート及び第６のトランジスタＭＮ４のゲートにはバイアス電圧ＶＢ３が印加されている。

差動入力トランジスタ対である第７及び第８のトランジスタ（ＭＰ３，ＭＰ４）のゲートに、差動入力電圧Ｖｉｎｐ，Ｖｉｎｎが印加されている。また、第７のトランジスタ（ＭＰ３）のドレインは前記第３及び第４のトランジスタ（ＭＮ１，ＭＮ３）の接続点に接続され、第８のトランジスタ（ＭＰ４）のドレインは、前記第５及び第６のトランジスタ（ＭＮ２，ＭＮ４）の接続点に接続されている。第７及び第８のトランジスタ（ＭＰ３，ＭＰ４）のソースは、Ｐチャネル型の定電流トランジスタ（ＭＰ５）のドレインに共通接続されている。定電流トランジスタ（ＭＰ５）のソースには入力電圧Ｖｉｎが印加されている。

前記第７のトランジスタ（ＭＰ３）のゲートが前記オペアンプ（２）の第１差動入力端子（−）に相当し、前記第８のトランジスタ（ＭＰ４）のゲートが前記オペアンプ（２）の第２差動入力端子（＋）に相当し、第２のトランジスタ（ＭＰ２）と第５のトランジスタ（ＭＮ２）の接続点から前記差動出力端子が取り出されている。この差動出力端子から出力電圧Ｖｏｕｔが得られる。

このＰＭＯＳ折り返しカスコード型オペアンプによれば、差動入力トランジスタ対が、Ｐチャネル型ＭＯＳトランジスタである第７及び第８のトランジスタ（ＭＰ３，ＭＰ４）で構成されているために、入力電圧範囲の下限を低くすることができる。したがって、例えば、基準電圧Ｖｒｅｆ２＝０．６Ｖという低電圧でも正常に動作する。

また、入力電圧Ｖｉｎと差動出力端子との間には、１つのトランジスタＭＰ２しか存在しないので、出力電圧Ｖｏｕｔの出力電圧範囲の上限が高い。これにより、出力電圧Ｖｏｕｔで制御される制御用トランジスタ（１）を十分オフすることができる。したがって、本発明のレギュレータ回路は、約１．０Ｖ〜１．２Ｖの低電圧を安定して出力することが可能である。

本発明の実施形態に係るレギュレータ回路に用いられるカスコード型オペアンプの回路図である。 ドロップ型のレギュレータ回路の回路図である。 ＮＭＯＳ入力差動型オペアンプ及びＰＭＯＳ入力差動型オペアンプの回路図である。

符号の説明

１ 制御用トランジスタ
２ オペアンプ
３ バンドギャップ型基準電圧発生回路
Ｖｒｅｆ１，Ｖｒｅｆ２ 基準電圧
Ｒ１〜Ｒ４ 抵抗
Ｖｏｕｔ 出力電圧
Ｖｉｎ 入力電圧
ＶＢ１〜ＶＢ３ バイアス電圧
ＭＰ１〜ＭＰ５ Ｐチャネル型ＭＯＳトランジスタ
ＭＮ１〜ＭＮ４ Ｎチャネル型ＭＯＳトランジスタ
ＶＢａ、ＶＢｂ バイアス電圧
ＭＰａ１、ＭＰａ２、ＭＰｂ１〜ＭＰｂ３ Ｐチャネル型ＭＯＳトランジスタ
ＭＮａ１〜ＭＮａ３、ＭＮｂ１、ＭＮｂ２ Ｎチャネル型ＭＯＳトランジスタ

Claims (1)

1. ソースに入力電圧が印加された制御用トランジスタ（１）と、
   前記制御用トランジスタ（１）のドレインに直列接続された第１及び第２の抵抗（Ｒ１，Ｒ２）と、
   第１差動入力端子に基準電圧が印加され、第２差動入力端子に前記第１及び第２の抵抗（Ｒ１，Ｒ２）の接続点の電圧が印加され、差動出力端子に前記制御用トランジスタ（１）のゲートが接続された折り返しカスコード型オペアンプ（２）と、
   バンドギャップ型基準電圧発生回路（３）と、
   前記バンドギャップ型基準電圧発生回路（３）によって発生される電圧を分圧して、前記基準電圧を生成する第３及び第４の抵抗（Ｒ３，Ｒ４）と、備え、前記制御用トランジスタ（１）と前記第１の抵抗（Ｒ１）との接続点から出力電圧を得るレギュレータ回路であって、
   前記折り返しカスコード型オペアンプ（２）は、カレントミラー接続され、それぞれのソースに前記入力電圧が印加された第１及び第２のトランジスタ（ＭＰ１，ＭＰ２）と、
   前記第１のトランジスタ（ＭＰ１）に縦列接続された第３及び第４のトランジスタ（ＭＮ１，ＭＮ３）と、
   前記第２のトランジスタ（ＭＰ２）に縦列接続された第５及び第６のトランジスタ（ＭＮ２，ＭＮ４）と、
   差動入力電圧がそれぞれのゲートに印加されたＰチャネル型ＭＯＳトランジスタである第７及び第８のトランジスタ（ＭＰ３，ＭＰ４）からなり、この第７のトランジスタ（ＭＰ３）のドレインが前記第３及び第４のトランジスタ（ＭＮ１，ＭＮ３）の接続点に接続され、この第８のトランジスタ（ＭＰ４）のドレインが前記第５及び第６のトランジスタ（ＭＮ２，ＭＮ４）の接続点に接続された差動入力トランジスタ対と、
   前記第７及び第８のトランジスタ（ＭＰ３，ＭＰ４）のソースがそのドレインに共通接続され、そのソースに前記入力電圧が印加された定電流トランジスタ（ＭＰ５）を備え、
   前記第７のトランジスタ（ＭＰ３）のゲートを前記第１差動入力端子とし、前記第８のトランジスタ（ＭＰ４）のゲートを前記第２差動入力端子とし、前記第２のトランジスタ（ＭＰ２）と前記第５のトランジスタ（ＭＮ２）の接続点から前記差動出力端子を取り出したことを特徴とするレギュレータ回路。

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