JPH11265222A - 定電圧回路 - Google Patents
定電圧回路Info
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- JPH11265222A JPH11265222A JP6675998A JP6675998A JPH11265222A JP H11265222 A JPH11265222 A JP H11265222A JP 6675998 A JP6675998 A JP 6675998A JP 6675998 A JP6675998 A JP 6675998A JP H11265222 A JPH11265222 A JP H11265222A
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- channel mosfet
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Abstract
(57)【要約】
【課題】出力安定化コンデンサを削除し、小型、軽量で
低消費電力の定電圧回路を提供すること。 【解決手段】フォールデッドカスコードアンプ１５はｐ
チャネルＭＯＳＦＥＴ１〜６とゲート付ＭＯＳＦＥＴ
９、１０、とｎチャネルＭＯＳＦＥＴ１１、１２で構成
され、バッファ回路７は高インピーダンスを低インピー
ダンスに変換する回路で構成され、出力回路１６はｐチ
ャネルＭＯＳＦＥＴ８と検出抵抗Ｒ１、Ｒ２で構成され
る。Ｃ点の電位ＶFBをｐチャネルＭＯＳＦＥＴ４のゲー
トに与えて、このフォールデッドカスコードアンプ１５
とバッファ回路７と出力回路１６とで負帰還ループを構
成する。
低消費電力の定電圧回路を提供すること。 【解決手段】フォールデッドカスコードアンプ１５はｐ
チャネルＭＯＳＦＥＴ１〜６とゲート付ＭＯＳＦＥＴ
９、１０、とｎチャネルＭＯＳＦＥＴ１１、１２で構成
され、バッファ回路７は高インピーダンスを低インピー
ダンスに変換する回路で構成され、出力回路１６はｐチ
ャネルＭＯＳＦＥＴ８と検出抵抗Ｒ１、Ｒ２で構成され
る。Ｃ点の電位ＶFBをｐチャネルＭＯＳＦＥＴ４のゲー
トに与えて、このフォールデッドカスコードアンプ１５
とバッファ回路７と出力回路１６とで負帰還ループを構
成する。
Description
【０００１】
【発明の属する技術分野】この発明は、携帯機器などの
電源として用いられる定電圧回路に関する。
電源として用いられる定電圧回路に関する。
【０００２】
【従来の技術】近年、携帯電話やビデオカメラなどに代
表される各種携帯機器が市場に出回っている。これらの
携帯機器は小型、軽量で且つ消費電力が小さいことが要
求される。これらの携帯機器を構成する回路の内で、電
力を供給する回路である定電圧回路が携帯機器に占める
占有面積が大きく、また、重量的にも大きな割合を占め
る。また、この定電圧回路の効率を高めることが、低消
費電力化の上で重要である。
表される各種携帯機器が市場に出回っている。これらの
携帯機器は小型、軽量で且つ消費電力が小さいことが要
求される。これらの携帯機器を構成する回路の内で、電
力を供給する回路である定電圧回路が携帯機器に占める
占有面積が大きく、また、重量的にも大きな割合を占め
る。また、この定電圧回路の効率を高めることが、低消
費電力化の上で重要である。
【０００３】図４は従来の定電圧回路の要部回路図であ
る。この回路は差動増幅回路６１（差動増幅器ともい
う）、レベルシフト回路６２、出力回路６３および出力
安定化コンデンサＣ１から構成されている。差動増幅回
路６１は、ｐチャネルＭＯＳＦＥＴ５１〜５３およびｎ
チャネルＭＯＳＦＥＴ５４、５５で構成され、基準電位
ＶREF とフィードバック点（Ｃ点）の電位ＶFBを比較し
て、その電位差を増幅して出力する増幅回路である。レ
ベルシフト回路６２は、抵抗Ｒ５３、ｎチャネルＭＯＳ
ＦＥＴ５６および位相補償コンデンサＣ２で構成され、
Ａ点の低電位をＢ点の高電位に変換する回路である。出
力回路６３は、ｐチャネルＭＯＳＦＥＴ５９と検出抵抗
Ｒ５１、Ｒ５２で構成され、一定の出力を負荷に供給す
る回路である。また出力安定化コンデンサＣ１は、負荷
側の電流Ｉ３が変化しても、一定の出力電圧を確保する
ための大きな容量のコンデンサである。
る。この回路は差動増幅回路６１（差動増幅器ともい
う）、レベルシフト回路６２、出力回路６３および出力
安定化コンデンサＣ１から構成されている。差動増幅回
路６１は、ｐチャネルＭＯＳＦＥＴ５１〜５３およびｎ
チャネルＭＯＳＦＥＴ５４、５５で構成され、基準電位
ＶREF とフィードバック点（Ｃ点）の電位ＶFBを比較し
て、その電位差を増幅して出力する増幅回路である。レ
ベルシフト回路６２は、抵抗Ｒ５３、ｎチャネルＭＯＳ
ＦＥＴ５６および位相補償コンデンサＣ２で構成され、
Ａ点の低電位をＢ点の高電位に変換する回路である。出
力回路６３は、ｐチャネルＭＯＳＦＥＴ５９と検出抵抗
Ｒ５１、Ｒ５２で構成され、一定の出力を負荷に供給す
る回路である。また出力安定化コンデンサＣ１は、負荷
側の電流Ｉ３が変化しても、一定の出力電圧を確保する
ための大きな容量のコンデンサである。
【０００４】つぎにこの回路の動作を説明する。定常状
態において、ｐチャネルＭＯＳＦＥＴ５９に電流Ｉ１が
流れ、このＩ１が負荷に流れる電流Ｉ３と、検出抵抗Ｒ
５１、Ｒ５２に流れる電流Ｉ２に分かれる。出力安定化
コンデンサＣ１は出力電圧に充電されている。また、Ｃ
点の電位ＶFBは出力電圧を分圧した電圧と同じになる。
その出力電圧は次式で表される。
態において、ｐチャネルＭＯＳＦＥＴ５９に電流Ｉ１が
流れ、このＩ１が負荷に流れる電流Ｉ３と、検出抵抗Ｒ
５１、Ｒ５２に流れる電流Ｉ２に分かれる。出力安定化
コンデンサＣ１は出力電圧に充電されている。また、Ｃ
点の電位ＶFBは出力電圧を分圧した電圧と同じになる。
その出力電圧は次式で表される。
【０００５】
【数１】 出力電圧＝ＶFB×（（Ｒ５１＋Ｒ５２）／Ｒ５２）・・・・（１） また、定常状態では、ＶFB＝VREFであるので（１）式は
つぎのようになる。
つぎのようになる。
【０００６】
【数２】 出力電圧＝ＶREF ×（（Ｒ５１＋Ｒ５２）／Ｒ５２）・・・・（２） つぎに、負荷電流Ｉ３が増大する場合について説明す
る。負荷電流Ｉ３が増大した瞬間はＩ１は追随できない
ので、Ｉ２は減少することになる。Ｉ２が減少すると、
Ｄ点の電位およびＣ点の電位ＶFB＝Ｉ２×Ｒ５２が低下
し、ｐチャネルＭＯＳＦＥＴ５３が深くバイアスされ
る。ｐチャネルＭＯＳＦＥＴ５３が深くバイアスされる
と、ｐチャネルＭＯＳＦＥＴ５３のインピーダンスが小
さくなり、Ａ点の電位は高くなる。そうするとレベルシ
フト回路６２を構成しているｎチャネルＭＯＳＦＥＴ５
６のゲート電位が上がり、抵抗Ｒ５３に流れる電流が増
大する。そうするとＢ点の電位は低下し、出力回路６３
のｐチャネルＭＯＳＦＥＴ５９のゲートを深くバイアス
する。そうすると、出力回路６３のｐチャネルＭＯＳＦ
ＥＴ５９に流れる電流Ｉ１が増大し、負荷電流Ｉ３とと
もに、検出抵抗Ｒ５１、Ｒ５２に流れる電流Ｉ２も増大
し、その結果、Ｄ点の電位が上昇して、出力電圧が定常
状態の電圧に戻る。その結果、出力電圧を一定に保ちな
がら、負荷電流Ｉ３を増大させることができる。一方、
出力電圧を一定に保ちながら負荷電流を減少させること
もできる。しかし、このループが動作するためにはある
時間がかかるために、その間、出力電圧を一定に保ため
に、出力安定化コンデンサＣ１を出力とＧＮＤ間に接続
する必要がある。
る。負荷電流Ｉ３が増大した瞬間はＩ１は追随できない
ので、Ｉ２は減少することになる。Ｉ２が減少すると、
Ｄ点の電位およびＣ点の電位ＶFB＝Ｉ２×Ｒ５２が低下
し、ｐチャネルＭＯＳＦＥＴ５３が深くバイアスされ
る。ｐチャネルＭＯＳＦＥＴ５３が深くバイアスされる
と、ｐチャネルＭＯＳＦＥＴ５３のインピーダンスが小
さくなり、Ａ点の電位は高くなる。そうするとレベルシ
フト回路６２を構成しているｎチャネルＭＯＳＦＥＴ５
６のゲート電位が上がり、抵抗Ｒ５３に流れる電流が増
大する。そうするとＢ点の電位は低下し、出力回路６３
のｐチャネルＭＯＳＦＥＴ５９のゲートを深くバイアス
する。そうすると、出力回路６３のｐチャネルＭＯＳＦ
ＥＴ５９に流れる電流Ｉ１が増大し、負荷電流Ｉ３とと
もに、検出抵抗Ｒ５１、Ｒ５２に流れる電流Ｉ２も増大
し、その結果、Ｄ点の電位が上昇して、出力電圧が定常
状態の電圧に戻る。その結果、出力電圧を一定に保ちな
がら、負荷電流Ｉ３を増大させることができる。一方、
出力電圧を一定に保ちながら負荷電流を減少させること
もできる。しかし、このループが動作するためにはある
時間がかかるために、その間、出力電圧を一定に保ため
に、出力安定化コンデンサＣ１を出力とＧＮＤ間に接続
する必要がある。
【０００７】図５は定電圧回路の原理を示す回路図であ
る。この回路の誤差増幅器７１は図４の差動増幅器６１
とレベルシフト回路６２とで構成される。動作は前記と
同様であり、定常状態ではＶFB＝ＶREF であり、負荷電
流Ｉ３が増大すると、Ｃ点の電位ＶFBが低下が低下し、
ＶFBが低下するとｐチャネルＭＯＳＦＥＴ７２のゲート
電位が低下して、深くゲートバイアスし、Ｉ１が増大す
る。Ｉ１が増大するとＩ２、Ｉ３も増大し、Ｉ２が増大
するとＶFBが上昇して、ＶREF まで戻り、出力電圧も戻
る。つまり、この定電圧回路は出力電圧が低下すると、
元の電圧に戻そうとする、所謂、負帰還ループで構成さ
れ、その位相遅れが１８０°である負帰還回路である。
る。この回路の誤差増幅器７１は図４の差動増幅器６１
とレベルシフト回路６２とで構成される。動作は前記と
同様であり、定常状態ではＶFB＝ＶREF であり、負荷電
流Ｉ３が増大すると、Ｃ点の電位ＶFBが低下が低下し、
ＶFBが低下するとｐチャネルＭＯＳＦＥＴ７２のゲート
電位が低下して、深くゲートバイアスし、Ｉ１が増大す
る。Ｉ１が増大するとＩ２、Ｉ３も増大し、Ｉ２が増大
するとＶFBが上昇して、ＶREF まで戻り、出力電圧も戻
る。つまり、この定電圧回路は出力電圧が低下すると、
元の電圧に戻そうとする、所謂、負帰還ループで構成さ
れ、その位相遅れが１８０°である負帰還回路である。
【０００８】
【発明が解決しようとする課題】しかし、図５のｐチャ
ネルＭＯＳＦＥＴ７２のゲートを駆動するときの遅れ、
ｐチャネルＭＯＳＦＥＴ７２が負荷を駆動するときの遅
れ（ターンオン時間など）、検出抵抗Ｒ７１、Ｒ７２の
接続点であるＣ点（フィードバック点）の電位ＶFBの立
上がりの遅れや立下がりの遅れ、誤差増幅器７１自体の
動作遅れなどが存在し、負帰還ループの動作が大幅に遅
れて、場合によっては正帰還動作になるなど、定電圧回
路の動作が不安定になることがある。
ネルＭＯＳＦＥＴ７２のゲートを駆動するときの遅れ、
ｐチャネルＭＯＳＦＥＴ７２が負荷を駆動するときの遅
れ（ターンオン時間など）、検出抵抗Ｒ７１、Ｒ７２の
接続点であるＣ点（フィードバック点）の電位ＶFBの立
上がりの遅れや立下がりの遅れ、誤差増幅器７１自体の
動作遅れなどが存在し、負帰還ループの動作が大幅に遅
れて、場合によっては正帰還動作になるなど、定電圧回
路の動作が不安定になることがある。
【０００９】従来回路では、図４に示すように、誤差増
幅器７１は差動増幅回路６１とレベルシフト回路６２の
２段で構成され、それに出力回路６３と出力安定化コン
デンサＣ１が接続された構成となっている。この２段増
幅回路では、ある程度の電流を流す必要があり、また全
体としては、出力回路６３まで含めると３段構成とな
り、１段について位相が９０°遅れることが予想される
ので、動作周波数帯域を制限するために、この出力安定
化コンデンサＣ１を接続することが不可欠であった。
幅器７１は差動増幅回路６１とレベルシフト回路６２の
２段で構成され、それに出力回路６３と出力安定化コン
デンサＣ１が接続された構成となっている。この２段増
幅回路では、ある程度の電流を流す必要があり、また全
体としては、出力回路６３まで含めると３段構成とな
り、１段について位相が９０°遅れることが予想される
ので、動作周波数帯域を制限するために、この出力安定
化コンデンサＣ１を接続することが不可欠であった。
【００１０】この発明の目的は、前記の課題を解決し
て、出力安定化コンデンサを不要とする、小型、軽量で
低消費電力の定電圧回路を提供することにある。
て、出力安定化コンデンサを不要とする、小型、軽量で
低消費電力の定電圧回路を提供することにある。
【００１１】
【課題を解決するための手段】前記の目的を達成するた
めに、スイッチング素子と検出抵抗を有する出力回路
と、誤差増幅器とで構成され、２個の検出抵抗の接続点
であるフィードバック点の電圧を誤差増幅器に入力して
負帰還ループを構成する定電圧回路において、誤差増幅
器がフォールデッドカスコード型の演算増幅器（オペア
ンプ）と、該演算増幅器の後段に低インピーダンス変換
のためのバッファ回路を接続して構成され、該バッファ
回路を介して前記スイッチング素子を駆動する構成とす
る。
めに、スイッチング素子と検出抵抗を有する出力回路
と、誤差増幅器とで構成され、２個の検出抵抗の接続点
であるフィードバック点の電圧を誤差増幅器に入力して
負帰還ループを構成する定電圧回路において、誤差増幅
器がフォールデッドカスコード型の演算増幅器（オペア
ンプ）と、該演算増幅器の後段に低インピーダンス変換
のためのバッファ回路を接続して構成され、該バッファ
回路を介して前記スイッチング素子を駆動する構成とす
る。
【００１２】前記演算増幅器がｐチャネルＭＯＳＦＥ
Ｔ、ゲート付ｎチャネルＭＯＳＦＥＴおよびｎチャネル
ＭＯＳＦＥＴで構成されるとよい。前記演算増幅器がｐ
ｎｐトランジスタおよびｎｐｎトランジスタで構成され
るとよい。該フォールデッドカスコード型の演算増幅器
には位相調整用コンデンサは接続されておらず、またＭ
ＯＳＦＥＴをソースフォロワで使用するために負帰還ル
ープの遅れは殆どない。またフォールデッドカスコード
型の演算増幅器はＭＯＳＦＥＴのみで構成されるために
高インピーダンスとなるので、後段のバッファ回路で低
インピーダンスに変換して、出力回路のｐチャネルＭＯ
ＳＦＥＴなどのスイイチング素子を駆動することで、遅
れ時間の短縮を図っている。その結果、従来回路の出力
安定化コンデンサを削除しても、負帰還ループは安定化
して、定電圧回路は安定に動作する。
Ｔ、ゲート付ｎチャネルＭＯＳＦＥＴおよびｎチャネル
ＭＯＳＦＥＴで構成されるとよい。前記演算増幅器がｐ
ｎｐトランジスタおよびｎｐｎトランジスタで構成され
るとよい。該フォールデッドカスコード型の演算増幅器
には位相調整用コンデンサは接続されておらず、またＭ
ＯＳＦＥＴをソースフォロワで使用するために負帰還ル
ープの遅れは殆どない。またフォールデッドカスコード
型の演算増幅器はＭＯＳＦＥＴのみで構成されるために
高インピーダンスとなるので、後段のバッファ回路で低
インピーダンスに変換して、出力回路のｐチャネルＭＯ
ＳＦＥＴなどのスイイチング素子を駆動することで、遅
れ時間の短縮を図っている。その結果、従来回路の出力
安定化コンデンサを削除しても、負帰還ループは安定化
して、定電圧回路は安定に動作する。
【００１３】
【発明の実施の形態】図１はこの発明の第１実施例の定
電圧回路の要部回路図である。この回路は誤差増幅器８
１と出力回路１６で構成され、誤差増幅器８１はフォー
ルデッドカスコードアンプ１５（ＦＯＬＤＥＤ ＣＡＳ
ＣＯＤＥ ＡＭＰ．：フォールデッドカスコード型の演
算増幅器のこと）とバッファ回路７で構成される。この
フォールデッドカスコードアンプ１５はｐチャネルＭＯ
ＳＦＥＴ１〜６とゲート付ＭＯＳＦＥＴ９、１０、とｎ
チャネルＭＯＳＦＥＴ１１、１２で構成され、バッファ
回路７は高インピーダンスを低インピーダンスに変換す
る回路で構成され、出力回路１６はｐチャネルＭＯＳＦ
ＥＴ８と検出抵抗Ｒ１、Ｒ２で構成される。フォールデ
ッドカスコードアンプ１５を構成するゲート付ＭＯＳＦ
ＥＴ９、１０はソース駆動型となっており、スイッチン
グ時間を極端に短縮できる。また、図４の位相補償コン
デンサＣ２が無いため、このゲート付ｎチャネルＭＯＳ
ＦＥＴ９、１０による遅れ時間は極めて小さく、フォー
ルデッドカスコードアンプ１５のＭＯＳＦＥＴ回路部自
体の動作遅れは殆どない。しかし、このフォールデッド
カスコードアンプ１５には殆ど抵抗がなく、ＭＯＳＦＥ
Ｔのみでの構成となるので回路のインピーダンスが高く
なる。そのため、この回路で出力回路１６のｐチャネル
ＭＯＳＦＥＴ８を動作させると、ゲート容量と高インピ
ーダンスによって、ゲート電圧の立上がりが極めて遅く
なり、出力回路１６の動作遅れが大きくなる。それを防
止するために、バッファ回路７で低インピーダンス変換
して、出力回路１６のｐチャネルＭＯＳＦＥＴ８のゲー
トに信号を導入している。このフォールデッドカスコー
ドアンプ１５の応答速度を高め、また出力回路１６のゲ
ートとバッファ回路７を接続することで、低インピーダ
ンス接続にして、Ｃ点の電位ＶFBの変動を瞬時にｐチャ
ネルＭＯＳＦＥＴ４のゲートに伝達できるようにする。
そうすることで、出力電圧の変動を抑制でき、出力電圧
の安定化を図ることができるので、図４の出力安定化コ
ンデンサＣ１を削除することができる。尚、Ｂｉａｓ１
〜４は外部から与えられる所定のバイアス信号（または
バイアス信号端子）のことである。
電圧回路の要部回路図である。この回路は誤差増幅器８
１と出力回路１６で構成され、誤差増幅器８１はフォー
ルデッドカスコードアンプ１５（ＦＯＬＤＥＤ ＣＡＳ
ＣＯＤＥ ＡＭＰ．：フォールデッドカスコード型の演
算増幅器のこと）とバッファ回路７で構成される。この
フォールデッドカスコードアンプ１５はｐチャネルＭＯ
ＳＦＥＴ１〜６とゲート付ＭＯＳＦＥＴ９、１０、とｎ
チャネルＭＯＳＦＥＴ１１、１２で構成され、バッファ
回路７は高インピーダンスを低インピーダンスに変換す
る回路で構成され、出力回路１６はｐチャネルＭＯＳＦ
ＥＴ８と検出抵抗Ｒ１、Ｒ２で構成される。フォールデ
ッドカスコードアンプ１５を構成するゲート付ＭＯＳＦ
ＥＴ９、１０はソース駆動型となっており、スイッチン
グ時間を極端に短縮できる。また、図４の位相補償コン
デンサＣ２が無いため、このゲート付ｎチャネルＭＯＳ
ＦＥＴ９、１０による遅れ時間は極めて小さく、フォー
ルデッドカスコードアンプ１５のＭＯＳＦＥＴ回路部自
体の動作遅れは殆どない。しかし、このフォールデッド
カスコードアンプ１５には殆ど抵抗がなく、ＭＯＳＦＥ
Ｔのみでの構成となるので回路のインピーダンスが高く
なる。そのため、この回路で出力回路１６のｐチャネル
ＭＯＳＦＥＴ８を動作させると、ゲート容量と高インピ
ーダンスによって、ゲート電圧の立上がりが極めて遅く
なり、出力回路１６の動作遅れが大きくなる。それを防
止するために、バッファ回路７で低インピーダンス変換
して、出力回路１６のｐチャネルＭＯＳＦＥＴ８のゲー
トに信号を導入している。このフォールデッドカスコー
ドアンプ１５の応答速度を高め、また出力回路１６のゲ
ートとバッファ回路７を接続することで、低インピーダ
ンス接続にして、Ｃ点の電位ＶFBの変動を瞬時にｐチャ
ネルＭＯＳＦＥＴ４のゲートに伝達できるようにする。
そうすることで、出力電圧の変動を抑制でき、出力電圧
の安定化を図ることができるので、図４の出力安定化コ
ンデンサＣ１を削除することができる。尚、Ｂｉａｓ１
〜４は外部から与えられる所定のバイアス信号（または
バイアス信号端子）のことである。
【００１４】図２はこの発明の第２実施例の定電圧回路
の要部回路図である。図１のｐチャネルＭＯＳＦＥＴ６
のゲートを新たに設置したｐチャネルＭＯＳＦＥＴ１３
そのゲートと接続することで、図１のＢｉａｓ１を減じ
た点を除くと図１と同じである。この回路の場合も図１
と同様の動作をして、同様の効果がある。つまり、図４
の出力安定化コンデンサＣ１を削除しても、出力電圧の
安定化を図ることができる。
の要部回路図である。図１のｐチャネルＭＯＳＦＥＴ６
のゲートを新たに設置したｐチャネルＭＯＳＦＥＴ１３
そのゲートと接続することで、図１のＢｉａｓ１を減じ
た点を除くと図１と同じである。この回路の場合も図１
と同様の動作をして、同様の効果がある。つまり、図４
の出力安定化コンデンサＣ１を削除しても、出力電圧の
安定化を図ることができる。
【００１５】図３はこの発明の第３実施例の定電圧回路
の要部回路図である。図１のＭＯＳＦＥＴをバイポーラ
トランジスタ（ｐｎｐトランジスタ２１〜２６、ｎｐｎ
トランジスタ２９〜３２）に代えた点以外は図１と同様
で、効果も図１と同じに期待できる。２７はバッファ回
路、２８はｐチャネルＭＯＳＦＥＴ、Ｒ２１、Ｒ２２は
検出抵抗である。
の要部回路図である。図１のＭＯＳＦＥＴをバイポーラ
トランジスタ（ｐｎｐトランジスタ２１〜２６、ｎｐｎ
トランジスタ２９〜３２）に代えた点以外は図１と同様
で、効果も図１と同じに期待できる。２７はバッファ回
路、２８はｐチャネルＭＯＳＦＥＴ、Ｒ２１、Ｒ２２は
検出抵抗である。
【００１６】
【発明の効果】この発明によれば、フォールデッドカス
コードアンプと、低インピーダンスに変換するバッファ
回路とで誤差増幅器を構成し、この誤差増幅器と出力回
路とで定電圧回路を構成することで、従来、定電圧回路
で不可欠とされた出力安定化コンデンサを削除できる。
このフォールデッドカスコードアンプにより、低消費電
力化を達成し、また負帰還回路の遅れ時間を極めて小さ
くすることで、出力安定化コンデンサを削除することが
できる。この出力安定化コンデンサを削除することで、
部品点数を削減できる。
コードアンプと、低インピーダンスに変換するバッファ
回路とで誤差増幅器を構成し、この誤差増幅器と出力回
路とで定電圧回路を構成することで、従来、定電圧回路
で不可欠とされた出力安定化コンデンサを削除できる。
このフォールデッドカスコードアンプにより、低消費電
力化を達成し、また負帰還回路の遅れ時間を極めて小さ
くすることで、出力安定化コンデンサを削除することが
できる。この出力安定化コンデンサを削除することで、
部品点数を削減できる。
【図１】この発明の第１実施例の定電圧回路の要部回路
図
図
【図２】この発明の第２実施例の定電圧回路の要部回路
図
図
【図３】この発明の第３実施例の定電圧回路の要部回路
図
図
【図４】従来の定電圧回路の要部回路図
【図５】定電圧回路の原理を示す回路図
１ ｐチャネルＭＯＳＦＥＴ ２ ｐチャネルＭＯＳＦＥＴ ３ ｐチャネルＭＯＳＦＥＴ ４ ｐチャネルＭＯＳＦＥＴ ５ ｐチャネルＭＯＳＦＥＴ ６ ｐチャネルＭＯＳＦＥＴ ７ バッファ回路 ８ ｐチャネルＭＯＳＦＥＴ ９ ゲート付ｎチャネルＭＯＳＦＥＴ １０ ゲート付ｎチャネルＭＯＳＦＥＴ １１ ｎチャネルＭＯＳＦＥＴ １２ ｎチャネルＭＯＳＦＥＴ １３ ｐチャネルＭＯＳＦＥＴ １５ フォールデッドカスコードアンプ １６ 出力回路 １８ フォールデッドカスコードアンプ １９ 出力回路 ２１ ｐｎｐトランジスタ ２２ ｐｎｐトランジスタ ２３ ｐｎｐトランジスタ ２４ ｐｎｐトランジスタ ２５ ｐｎｐトランジスタ ２６ ｐｎｐトランジスタ ２７ バッファ回路 ２８ ｐチャネルＭＯＳＦＥＴ ２９ ｎｐｎトランジスタ ３０ ｎｐｎトランジスタ ３１ ｎｐｎトランジスタ ３２ ｎｐｎトランジスタ ５１ ｐチャネルＭＯＳＦＥＴ ５２ ｐチャネルＭＯＳＦＥＴ ５３ ｐチャネルＭＯＳＦＥＴ ５４ ｎチャネルＭＯＳＦＥＴ ５５ ｎチャネルＭＯＳＦＥＴ ５６ ｎチャネルＭＯＳＦＥＴ ５９ ｐチャネルＭＯＳＦＥＴ ６１ 差動増幅回路 ６２ レベルシフト回路 ６３ 出力回路 ７１ 誤差増幅器 ７２ ｐチャネルＭＯＳＦＥＴ ８１ 誤差増幅器 ８２ 誤差増幅器 Ｒ１ 検出抵抗 Ｒ２ 検出抵抗 Ｒ２１ 検出抵抗 Ｒ２２ 検出抵抗 Ｒ５１ 検出抵抗 Ｒ５２ 検出抵抗 Ｒ５３ 抵抗 Ｒ７１ 検出抵抗 Ｒ７２ 検出抵抗 Ｃ１ 出力安定化コンデンサ Ｃ２ 位相補償コンデンサ ＶREF 基準電位 ＶFB Ｃ点の電位 Ａ点 ＭＯＳＦＥＴ５３と５５の接続点 Ｂ点 Ｒ５３とＭＯＳＦＥＴ５６の接続点 Ｃ点 Ｒ１（５１）とＲ２（５２）の接続点 Ｄ点 ＭＯＳＦＥＴ５９とＲ５１の接続点 Ｉ１ ＭＯＳＦＥＴ５９または７２に流れる電流 Ｉ２ 検出抵抗に流れる電流 Ｉ３ 負荷電流
Claims (3)
- 【請求項１】スイッチング素子と検出抵抗を有する出力
回路と、誤差増幅器とで構成され、２個の検出抵抗の接
続点であるフィードバック点の電圧を誤差増幅器に入力
して負帰還ループを構成する定電圧回路において、 誤差増幅器がフォールデッドカスコード型の演算増幅器
（オペアンプ）と、該演算増幅器の後段に低インピーダ
ンス変換のためのバッファ回路を接続し構成され、該バ
ッファ回路を介して前記スイッチング素子を駆動するこ
とを特徴とする定電圧回路。 - 【請求項２】前記演算増幅器がｐチャネルＭＯＳＦＥ
Ｔ、ゲート付ｎチャネルＭＯＳＦＥＴおよびｎチャネル
ＭＯＳＦＥＴで構成されることを特徴とする請求項１記
載の定電圧回路。 - 【請求項３】前記演算増幅器がｐｎｐトランジスタおよ
びｎｐｎトランジスタで構成されることを特徴とする請
求項１記載の定電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6675998A JPH11265222A (ja) | 1998-03-17 | 1998-03-17 | 定電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6675998A JPH11265222A (ja) | 1998-03-17 | 1998-03-17 | 定電圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11265222A true JPH11265222A (ja) | 1999-09-28 |
Family
ID=13325144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6675998A Withdrawn JPH11265222A (ja) | 1998-03-17 | 1998-03-17 | 定電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11265222A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006330869A (ja) * | 2005-05-24 | 2006-12-07 | Sanyo Electric Co Ltd | レギュレータ回路 |
| KR100969964B1 (ko) * | 2007-11-23 | 2010-07-15 | 한국전자통신연구원 | 저전력 특성을 갖는 저손실 전압 레귤레이터 |
-
1998
- 1998-03-17 JP JP6675998A patent/JPH11265222A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006330869A (ja) * | 2005-05-24 | 2006-12-07 | Sanyo Electric Co Ltd | レギュレータ回路 |
| KR100969964B1 (ko) * | 2007-11-23 | 2010-07-15 | 한국전자통신연구원 | 저전력 특성을 갖는 저손실 전압 레귤레이터 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031225 |
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| A977 | Report on retrieval |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041221 |
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