KR100734988B1 - 정전류 회로 - Google Patents

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KR100734988B1
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가즈오 하세가와
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산요덴키가부시키가이샤
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    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only

Abstract

발진 동작을 억제함과 함께 저전압 동작을 가능하게 하는 정전류 회로를 제공한다. 입력 전압에 따른 일정한 출력 전류를 생성하는 정전류 회로에 있어서, 상기 입력 전압과 그 비교 대상으로 하는 귀환 전압이 인가되고, 상기 입력 전압과 상기 귀환 전압과의 차동 전압을 출력하는 차동 증폭부와, 상기 차동 전압이 제1 제어 전극에 인가되는 제1 트랜지스터와, 상기 제1 트랜지스터의 전원측 전극에 접속되는 하나의 제1 다이오드와, 상기 제1 트랜지스터의 구동에 의해 상기 제1 다이오드 소자에 다이오드 전류가 흐른 결과 발생한 상기 제1 다이오드 소자의 전압 강하가 제2 제어 전극에 인가됨으로써, 상기 다이오드 전류를 복제한 상기 출력 전류를 생성하는 하나 또는 복수의 제2 트랜지스터와, 상기 제2 트랜지스터에 흐르는 상기 다이오드 전류의 복제 전류를 상기 귀환 전압으로 변환하여 상기 차동 증폭부로 귀환시키는 귀환 전압 생성부와, 상기 제1 트랜지스터의 접지측 전극에 접속되고, 상기 제1 제어 전극의 전압 변화에 상기 접지 전극측의 전압 변화를 추종시킴과 함께 상기 제1 트랜지스터의 접지측의 정전류 부하로 되는 정전류 부하부를 갖는다.
다이오드, 입력 전압, 귀환 전압, 차동 증폭부, MOS 트랜지스터

Description

정전류 회로{CONSTANT CURRENT CIRCUIT}
도 1은 본 발명의 일 실시 형태에 따른 정전류 회로의 구성을 도시하는 도면.
도 2는 본 발명의 일 실시 형태에 따른 정전류 회로에서, 도 2의 (a)는 입력 전압에 응답하는 각 노드 전압의 시뮬레이션 파형을 도시하는 도면이고, 도 2의 (b)는 입력 전압에 응답하는 출력 전류의 시뮬레이션 파형을 도시하는 도면.
도 3은 종래의 정전류 회로의 구성을 도시하는 도면.
도 4는 종래의 정전류 회로에서의 입력 전압에 응답하는 각 노드 전압의 파형을 도시하는 도면.
도 5는 종래의 정전류 회로에 관한 시뮬레이션용의 상세한 구성을 도시하는 도면.
도 6은 종래의 정전류 회로에서, 도 6의 (a)는 입력 전압에 응답하는 각 노드 전압의 시뮬레이션 파형을 도시하는 도면이고, 도 6의 (b)는 입력 전압에 응답하는 출력 전류의 시뮬레이션 파형을 도시하는 도면.
<도면의 주요부분에 대한 부호의 설명>
100, 200 : 정전류 회로
10 : 바이어스부
20 : 차동 증폭부
30, 50 : 출력 전류 생성부
40 : 정전류 부하부
60 : 귀환 전압 생성부
[특허 문헌 1] 일본 특허 제3423634호 공보
[특허 문헌 2] 일본 특개 2004-120306호 공보
본 발명은, 정전류 회로에 관한 것이다.
도 3에 종래의 정전류 회로의 일례를 도시한다(예를 들면, 상기한 특허 문헌 1의 도 1을 참조). 또한, 정전류 회로는, 예를 들면, 이득 가변 증폭기(예를 들면, 상기한 특허 문헌 2를 참조)의 기준 전류를 생성하는 회로 등에 채용된다.
우선, 노드(OUT1)는, 오피앰프(13)의 출력과 N형 MOS 트랜지스터(N6)의 게이트 전극 사이의 노드이고, 노드(OUT2)는, 저항 소자(R2)와 N형 MOS 트랜지스터(N6)의 드레인 전극 사이의 노드이고, 노드(OUT3)는, P형 MOS 트랜지스터(P5)의 드레인 전극과 저항 소자(R3) 사이의 노드이다.
오피앰프(13)의 비반전 입력 단자(+)에는 입력 단자(IN)로부터 입력 전압(VIN)이 인가되고, 그 반전 입력 단자(-)에는 노드(OUT3)에서의 노드 전 압(VOUT3)이 인가된다. 오피앰프(13)의 출력 전압, 환언하면, 노드(OUT1)에서의 노드 전압(VOUT1)은 N형 MOS 트랜지스터(N6)의 게이트 전극에 인가된다. P형 MOS 트랜지스터(P5, P6)의 소스 전극에는 전원 전압(VDD)이 인가되고, 그 게이트 전극에는 노드(OUT2)에서의 노드 전압(VOUT2)이 인가된다. P형 MOS 트랜지스터(P5)의 드레인 전극에는 노드 전압(VOUT3)이 인가된다. 저항 소자(R2)의 한쪽의 단자에는 전원 전압(VDD)이 공급되고, 그 다른쪽의 단자에는 노드 전압(VOUT2)이 인가된다. N형 MOS 트랜지스터(N6)의 드레인 전극에는 노드 전압(VOUT2)이 인가되고, 그 소스 전극에는 접지 전압(VSS)이 인가된다.
상기한 구성에서, 오피앰프(13)는, 입력 전압(VIN)과 노드 전압(VOUT3)을 비교함과 함께, 그 차에 따른 출력 전압(노드 전압(VOUT1))을 N형 MOS 트랜지스터(N6)의 게이트 전극에 인가시킨다. N형 MOS 트랜지스터(N6)는, 게이트 소스간 전압(Vgs)에 따른 드레인 전류(Id)를 저항 소자(R2)에 흐르게 함으로써, 저항 소자(R2)에 전압 강하(=R2×Id)를 발생시킨다. 이 결과, 노드(OUT2)에는 노드 전압(VOUT2)이 발생한다.
또한, 이 노드 전압(VOUT2)은, P형 MOS 트랜지스터(P5)의 게이트 전극에 인가된다. 이 때문에, P형 MOS 트랜지스터(P5)는, 게이트 소스간 전압(Vgs)에 따른 드레인 전류(Id)를 저항 소자(R3)에 흐르게 함으로써, 저항 소자(R3)에 전압 강하(=R3×Id)를 발생시킨다. 이 결과, 노드(OUT3)에는 노드 전압(VOUT3)이 발생하여, 오피앰프(13)의 반전 입력 단자(-)로 귀환된다.
도 3에 도시한 종래의 정전류 회로는, 상기 일련의 동작에 의해, 입력 전 압(VIN)과 노드 전압(VOUT3)을 동 레벨로 하기 위해 조정이 이루어진다. 또한, P형 MOS 트랜지스터(P5)에서, 그 게이트 전극과 그 드레인 전극은 독립적으로 제어 가능하기 때문에, 그 드레인 전류나, 나아가서는, 저항 소자(R3)의 전압 강하에 제한이 없어진다. 따라서, 도 4에 도시한 바와 같이, 입력 전압(VIN)의 레벨 상승과 함께, 저항 소자(R2)의 전압 강하에 의해 규정되는 노드 전압(VOUT2)의 레벨은 계속해서 하강하고, 반대로, 저항 소자(R3)의 전압 강하에 의해 규정되는 노드 전압(VOUT3)의 레벨은 계속해서 상승하는 특성을 나타낸다. 이렇게 해서, 입력 전압(VIN)의 전압 설정 범위는, 오피앰프(13)의 동작 가능 범위와 동일하여, 넓은 입력 전압 설정 범위를 확보할 수 있는 것으로 되어 있다.
그런데, 본 발명자는, 도 3에 도시한 종래의 정전류 회로에 대응한 도 5에 도시한 정전류 회로(200)의 동작을 검증하기 위해 회로 시뮬레이션을 실시하였다. 또한, 도 6은, 그 시뮬레이션 결과를 도시한 것이다.
도 5에 도시한 정전류 회로(200)에서의 차동 증폭부(20)는, 도 3에 도시한 오피앰프(13)에 대응하고, 바이어스부(10)는, 차동 증폭부(20) 등의 후단 회로의 각 트랜지스터를 구동시키기 위한 바이어스를 생성하는 것이다. 또한, 출력 전류 생성부(30)는, N형 MOS 트랜지스터(N6)의 드레인 전극측에 접속되는 저항 소자(R2)와, 저항 소자(R2)의 전압 강하가 게이트 전극에 인가되는 P형 MOS 트랜지스터(P5, P6)에 의해 구성되고, P형 MOS 트랜지스터(P6)의 드레인 전류로서 출력 전류(IOUT)를 생성한다. 또한, 귀환 전압 생성부(60)는, P형 MOS 트랜지스터(P5)의 드레인 전극측에 저항 소자(R3)를 접속하고, 그 접속부인 노드(OUT3)에서의 노드 전압(VOUT3)(귀환 전압)을, 오피앰프(13)의 반전 입력 단자에 대응하는 N형 MOS 트랜지스터(N2)의 게이트 전극으로 귀환시킨다.
도 6의 (a)는 입력 전압(VIN)에 대한 각 노드 전압(VIN1∼3)의 응답 파형을 도시하고, 도 6의 (b)는 입력 전압(VIN)에 대하여 출력 단자(OUT)로부터 출력되는 출력 전류(IOUT)의 응답 파형을 도시한 것이다.
도 6의 (a)에 도시한 바와 같이, 노드 전압(VOUT2, VOUT3)은, 입력 전압(VIN)이 소정의 임계값(도 6의 경우, 입력 전압(VIN)이 0.90V 근방)을 초과하면, 급격하게 전위가 변화되는 특성을 나타내고 있어, 도 4에 도시한 바와 같은, 입력 전압(VIN)에 대하여 선형적인 제어 응답을 나타내지 않는 것을 확인할 수 있다. 또한, 노드 전압(VOUT1)도 마찬가지로 비선형적인 제어 응답인 것을 확인할 수 있다. 이 결과, 당연히, 도 6의 (b)에 도시한 바와 같이, 출력 전류(IOUT)에 대해서도 비선형적인 제어 응답을 확인할 수 있다.
여기서, N형 MOS 트랜지스터(N6)와 P형 MOS 트랜지스터(P5)는, 노드 전압(VOUT1)을 입력 전압으로 하고, 노드 전압(VOUT3)을 출력 전압으로 한, 소위 2단 증폭 회로를 구성한다. 즉, 차동 증폭부(20)의 귀환 경로 사이에, 고이득의 2단 증폭 회로가 포함되는 것을 의미한다. 여기서, 소위 보드 선도 상, 이득이 높아짐에 따라서, 그 만큼, 위상 여유(이득이 0㏈일 때, 위상이 -180°로 될 때까지, 어느 만큼 여유가 있는지의 지표)가 부족하다는 것이 알려져 있기 때문에, 적절한 위상 보상을 하지 않으면, 차동 증폭부(20)의 출력은 발진할 우려가 있다.
따라서, 차동 증폭부(20)의 출력의 발진을 회피하기 위해서, N형 MOS 트랜지스터(N6)나 P형 MOS 트랜지스터(P5)의 각 이득, 즉 각 상호 컨덕턴스(gm)(입력 전압에 대한 출력 전류의 관계를 나타내는 전달 특성)를 내리는 대책이 고려된다. 여기서, 상호 컨덕턴스(gm)는, 일반적으로, 다음 수학식 1로 표현된다. 이 때문에, N형 MOS 트랜지스터(N6)와 P형 MOS 트랜지스터(P5)의 각 gm을 내리기 위해서는, 각 트랜지스터 사이즈비(W/L)를 작게 해야만 한다.
Figure 112006056024940-pat00001
단, L:채널 길이, W:채널 폭, Id:드레인 전류, μn:이동도, Vgs:게이트 소스간 전압, Cox:산화막의 정전 용량
여기서, N형 MOS 트랜지스터(N6)나 P형 MOS 트랜지스터(P5)의 트랜지스터 사이즈비(W/L)를 내리기 위해서, 예를 들면, 각 트랜지스터의 채널 길이(L)를 크게 한 경우, 그 대상으로서, N형 MOS 트랜지스터(N6)와 P형 MOS 트랜지스터(P5)의 각 게이트 전극에 인가해야 할 게이트 전압의 레벨을 상승해야만 한다. 게이트 전압의 레벨을 상승시킨다고 하는 것은, 그 만큼, 전원 전압(VDD)의 레벨도 상승시키지 않으면 안되게 된다. 이와 같이, N형 MOS 트랜지스터(N6)나 P형 MOS 트랜지스터(P5)의 각 gm을 내렸을 경우, 그 만큼, 각 트랜지스터에 고 레벨의 동작 전압이 필요로 됨과 함께, 전원 전압(VDD)의 레벨도 또한 높아지지 않으면, 동작하지 않는다고 하는 문제가 발생할 수 있다. 또한, 정전류 회로에 한하지 않고, 저전압 전원으로 전자 기기에 내장하는 회로를 동작시키는 것은 시대의 요청이다.
또한, 차동 증폭부(20)의 출력의 발진을 회피하기 위해서, 우선, 차동 증폭부(20) 자체의 이득을 내리는 대책이 고려된다. 도 5에 도시한 정전류 회로(200)에서는, 차동 증폭부(20)의 N형 MOS 트랜지스터쌍(N1, N2)의 소스 전극측에 각각 저항 소자(R3, R4)를 설치하고 있다. 그러나, 저항 소자(R3, R4)를 설치한 것에 수반하여, 저항 소자(R3, R4)의 양단 전압에 의해, 차동 증폭부(20)의 출력의 오프셋이 증가하게 되어, 차동 증폭부(20)에서의 2입력의 어긋남에 대한 보정 능력이 저하된다. 이 오프셋의 증가에 수반하여, 최종적으로 얻어지는 출력 단자(OUT)의 출력 전류(IOUT)를, 소정의 설정 전류에 맞추기 어려워진다. 또한, 저항 소자(R3, R4)를 설치하여 차동 증폭부(20) 자체의 이득을 내렸다고 하더라도, N형 MOS 트랜지스터(N6)와 P형 MOS 트랜지스터(P5)의 2단 증폭 회로는, 적어도 "1(0㏈)"을 초과하는 이득을 갖기 때문에, 역시 위상 여유는 부족한 기미다. 이 때문에, 차동 증폭부(20)의 출력과 그 귀환 입력과의 사이에 수 펨토∼수십 펨토(F) 정도의 기생 용량이 있으면 발진에 이른다고 하는 문제가 발생할 수 있다.
전술한 과제를 해결하는 주된 본 발명은, 입력 전압에 따른 일정한 출력 전류를 생성하는 정전류 회로에 있어서, 상기 입력 전압과 그 비교 대상으로 하는 귀환 전압이 인가되고, 상기 입력 전압과 상기 귀환 전압과의 차동 전압을 출력하는 차동 증폭부와, 상기 차동 전압이 제1 제어 전극에 인가되는 하나의 제1 트랜지스터와, 상기 제1 트랜지스터의 전원측 전극에 접속되는 하나의 제1 다이오드 소자와, 상기 제1 트랜지스터의 구동에 의해 상기 제1 다이오드 소자에 다이오드 전류 가 흐른 결과 발생한 상기 제1 다이오드 소자의 전압 강하가 제2 제어 전극에 인가됨으로써, 상기 다이오드 전류를 복제한 상기 출력 전류를 생성하는 하나 또는 복수의 제2 트랜지스터와, 상기 제2 트랜지스터에 흐르는 상기 다이오드 전류의 복제 전류를 상기 귀환 전압으로 변환하여 상기 차동 증폭부로 귀환시키는 귀환 전압 생성부와, 상기 제1 트랜지스터의 접지측 전극에 접속되고, 상기 제1 제어 전극의 전압 변화에 상기 접지 전극측의 전압 변화를 추종시킴과 함께 상기 제1 트랜지스터의 접지측의 정전류 부하로 되는 정전류 부하부를 갖는 것으로 한다.
<실시예>
도 1은, 본 발명에 따른 정전류 회로(100)의 구성을 도시한 도면이다. 또한, 도 5에 도시한 정전류 회로(200)와 동일한 구성 요소에 대해서는 동일한 부호를 붙인다.
바이어스부(10)는, 차동 증폭부(20) 등의 후단 회로를 구성하는 각 트랜지스터를 구동시키는 바이어스 전압을 생성한다. 바이어스부(10)는, 전원 전압(VDD)과 접지 전압(VSS) 사이에, 저항 소자(R1)와 소위 다이오드 접속(드레인 전극과 게이트 전극의 단락)된 N형 MOS 트랜지스터(N3)를 직렬 접속함으로써 구성된다.
저항 소자(R1)의 전원 전압(VDD)측의 한쪽의 단자가, 차동 증폭부(20)가 갖는 P형 MOS 트랜지스터(P1∼P3), 출력 전류 생성부(50)를 구성하는 P형 MOS 트랜지스터(P4∼P6)의 각 소스 전극과 접속되어, 후단의 각 P형 MOS 트랜지스터(P1∼P6)에 대하여 전원 전압(VDD)을 인가시킨다.
한편, N형 MOS 트랜지스터(N3)의 소스 전극이, 차동 증폭부(20)가 갖는 N형 MOS 트랜지스터(N4, N5)와, 정전류 부하부(40)를 구성하는 N형 MOS 트랜지스터(N7, N8)의 각 소스 전극과 접속되어, 후단의 각 N형 MOS 트랜지스터(N4, N5, N7, N8)에 대하여 접지 전압(VSS)을 인가시킨다. 또한, N형 MOS 트랜지스터(N3)의 게이트 전극은, 후단의 각 N형 MOS 트랜지스터(N4, N5, N7, N8)의 각 게이트 전극과 공통 접속되어 있어, 소위, 커런트 미러 회로를 구성한다. 때문에, N형 MOS 트랜지스터(N3)의 소스 전류가, 미리 설정된 트랜지스터 사이즈비에 기초하는 커런트 미러비에 따라, 후단의 각 N형 MOS 트랜지스터(N4, N5, N7, N8)의 소스 전류로서 복제된다.
차동 증폭부(20)는, 비반전 입력 단자에 대응하는 N형 MOS 트랜지스터(N1)의 게이트 전극(본 발명에 따른 『한쪽 트랜지스터의 제어 전극』)에는 입력 전압(VIN)이 인가됨과 함께, 반전 입력 단자에 대응하는 N형 MOS 트랜지스터(N2)의 게이트 전극(본 발명에 따른 『다른쪽 트랜지스터의 제어 전극』)에는 입력 전압(VIN)의 비교 대상으로 하는 노드 전압(VOUT3)(본 발명에 따른 『귀환 전압』)이 인가된다. 또한, 차동 증폭부(20)는, 입력 전압(VIN)과 노드 전압(VOUT3)의 차분(=VIN-VOUT3)에 비례한 전압을, 노드 전압(VOUT1)으로서 출력한다.
또한, 본 실시 형태에서의 차동 증폭부(20)의 회로 구성으로서는, 우선, 소스 전극이 공통 접속된 N형 MOS 트랜지스터(N1, N2)가, 차동 트랜지스터쌍을 구성한다. N형 MOS 트랜지스터(N1, N2)의 각 드레인 전극은, 커런트 미러 회로를 구성하는 P형 MOS 트랜지스터(P1, P2)의 각 드레인 전극과 접속된다. P형 MOS 트랜지스터(P1, P2)에 의한 커런트 미러 회로는, N형 MOS 트랜지스터(N1, N2)의 드레인 전극측의 각 정전류원으로서 기능한다.
한편, N형 MOS 트랜지스터(N1, N2)의 각 소스 전극은, N형 MOS 트랜지스터(N4)의 드레인 전극과 직접 접속된다. 또한, N형 MOS 트랜지스터(N4)는, 다이오드 접속된 N형 MOS 트랜지스터(N3)와의 조합으로 커런트 미러 회로를 형성한다. 이 때문에, N형 MOS 트랜지스터(N4)는, N형 MOS 트랜지스터(N1, N2)의 소스 전극측의 정전류원으로서 기능한다.
여기서, N형 MOS 트랜지스터(N1, N2)의 소스 전극측의 합성 전류가, N형 MOS 트랜지스터(N4)의 정전류원에 의해 규정되어 있는 이상, 입력 전압(VIN)과 노드 전압(VOUT3)의 레벨차에 따라, N형 MOS 트랜지스터(N1, N2)에 흐르는 전류가, 한쪽이 증가하면 다른쪽이 감소한다고 하는 상보적인 관계를 나타낸다. 이 결과, 입력 전압(VIN)과 노드 전압(VOUT3)의 레벨차에 따라, N형 MOS 트랜지스터(N1)의 드레인 전압이 변화된다.
P형 MOS 트랜지스터(P3)와 N형 MOS 트랜지스터(N5)의 직렬 접속은, 차동 증폭부(20)의 싱글 엔드의 출력단 회로를 구성한다. 즉, P형 MOS 트랜지스터(P3)의 게이트 전극에는, N형 MOS 트랜지스터(N1)의 드레인 전압이 인가된다. 이 결과, P형 MOS 트랜지스터(P3)의 N형 MOS 트랜지스터(N5)와의 사이의 신호 라인간에 설정한 노드(OUT1)에서, 차동 증폭부(20)의 출력인 노드 전압(VOUT1)(본 발명에 따른 『차동 전압』)이 생성된다. 또한, 노드 전압(VOUT1)의 위상 보상용으로서, 노드(OUT1)와 P형 MOS 트랜지스터(P3)의 게이트 전극 사이에 컨덴서(C1)가 설치된다.
N형 MOS 트랜지스터(N6)의 게이트 전극(본 발명에 따른 『제1 트랜지스터의 제1 제어 전극』)에는, 차동 증폭부(20)의 출력인 노드 전압(VOUT1)이 인가된다. 즉, N형 MOS 트랜지스터(N6)는, 노드 전압(VOUT1)과, 소스 전극측에 설정한 노드(OUT4)에서의 노드 전압(VOUT4)과의 전위차(=VOUT1-VOUT4)인, 게이트 소스간 전압(Vgs)에 기초하여 구동한다. 또한, N형 MOS 트랜지스터(N6)의 드레인 전극측(본 발명에 따른 『제1 트랜지스터의 전원측 전극』)에는 출력 전류 생성부(50)가 접속됨과 함께, 그 소스 전극측(본 발명에 따른 『제1 트랜지스터의 접지측 전극』)에는 정전류 부하부(40)가 접속된다. 여기서, N형 MOS 트랜지스터(N6)의 드레인 전극측에 노드(OUT2)를 설정함과 함께, 그 소스 전극측에 노드(OUT4)를 설정한다.
출력 전류 생성부(50)는, 입력 전압(VIN)에 따른 일정한 출력 전류(IOUT)를 생성한다. 또한, 귀환 전압 생성부(60)는, 출력 전류(IOUT3)에 따른 전압(후술하는 노드 전압(VOUT3))을, 차동 증폭부(20)로 귀환시키고 있다.
상세하게 설명하면, 출력 전류 생성부(50)에서는, 우선, 도 5에 도시한 종래의 정전류 회로(200)의 출력 전류 생성부(30)에서의 저항 소자(R2)를, 다이오드 접속(게이트 전극과 드레인 전극과의 단락)시킨 P형 MOS 트랜지스터(P4)(본 발명에 따른 『제1 다이오드 소자』)로 치환하고 있다. 또한, 출력 전류 생성부(50)에서는, P형 MOS 트랜지스터(P4)의 게이트 전극에 대하여, P형 MOS 트랜지스터(P5, P6)의 각 게이트 전극을 공통 접속시킴으로써, 소위 커런트 미러 회로를 구성한다.
즉, P형 MOS 트랜지스터(P4)는, N형 MOS 트랜지스터(N6)의 구동에 의해 드레인 전압이 변화됨과 함께, 그 드레인 전압과 소스 전압(전원 전압(VDD))과의 관계에서, 자신에게 다이오드 전류를 흘린다. 이 결과 발생한 P형 MOS 트랜지스터(P4) 의 전압 강하가, P형 MOS 트랜지스터(P5, P6)의 각 게이트 전극에 인가됨으로써, P형 MOS 트랜지스터(P5, P6)에는 P형 MOS 트랜지스터(P4)의 다이오드 전류를 복제한 복제 전류가 각각 흐른다. 본 실시 형태에서는, P형 MOS 트랜지스터(P6)의 드레인 전극측에 설치한 출력 단자(OUT)로부터, 그 복제 전류로서의 일정한 출력 전류(IOUT)가 얻어지기만, P형 MOS 트랜지스터(P5)의 드레인 전극측으로부터 출력 전류(IOUT)를 취출하여도 된다. 또한, P형 MOS 트랜지스터(P4, P5, P6)에 의한 3단의 커런트 미러 회로 구성에 한하지 않고, 3단 이외의 커런트 미러 회로 구성을 채용하여도 된다.
귀환 전압 생성부(60)는, P형 MOS 트랜지스터(P5)의 드레인 전극과 저항 소자(R3)가 직렬 접속된다. P형 MOS 트랜지스터(P5)에 흐르는 전류가 저항 소자(R3)에도 흐름으로써, 저항 소자(R3)의 전압 강하가 발생한다. 따라서, P형 MOS 트랜지스터(P5)와 저항 소자(R3) 사이의 신호 라인간에 설치한 노드(OUT3)에는, 저항 소자(R3)의 전압 강하에 따른 노드 전압(VOUT3)이 발생한다. 그리고, 이 노드 전압(VOUT3)이, 차동 증폭부(20)에서의 N형 MOS 트랜지스터(N2)의 게이트 전극으로 귀환된다.
여기서, 전술한 바와 같이, P형 MOS 트랜지스터(P4, P5, P6)는 커런트 미러 회로를 구성하기 때문에, P형 MOS 트랜지스터(P4)에 흐르는 다이오드 전류가, P형 MOS 트랜지스터(P5, P6)에 흐르는 전류로서 각각 복제된다. 이 때문에, 출력 전류 생성부(50)의 전류 이득은 "1(0㏈)"이라고 할 수 있다. 또한, P형 MOS 트랜지스터(P4)는, 일반적인 다이오드 소자로서 기능하기 때문에, 그 트랜지스터 사이즈비 로 정해지는 대략 일정한 전압 강하(드레인 소스간 전압)를 발생시킨다. 따라서, P형 MOS 트랜지스터(P5, P6)의 게이트 전극에는 대략 일정한 게이트 전압이 인가되게 되기 때문에, P형 MOS 트랜지스터(P5, P6)의 각 상호 컨덕턴스(gm)도 일정하게 된다.
이와 같이, 출력 전류 생성부(50)는, 도 5에 도시한 종래의 정전류 회로(200)와 같이, P형 MOS 트랜지스터(P5)와 N형 MOS 트랜지스터(N6)가 고이득의 2단 증폭 회로를 구성하는 경우는 없다. 때문에, 도 5에 도시한 종래의 정전류 회로(200)와 같이, 차동 증폭부(20)에 대하여 고이득의 노드 전압(VOUT3)이 귀환되는 경우가 없어지기 때문에, 차동 증폭부(20)의 출력의 발진이 억제된다.
또한, 도 5에 도시한 종래의 정전류 회로(200)와 대비하여, 커런트 미러 회로를 구성하는 출력 전류 생성부(50)를 채용하였기 때문에, 차동 증폭부(20)의 귀환 경로간의 전압·전류 이득이 내려간다. 따라서, 도 5에 도시한 종래의 정전류 회로(200)의 차동 증폭부(20)와 같이, 차동 트랜지스터쌍(N1, N2)과 정전류원인 N형 MOS 트랜지스터(N4) 사이에 저항 소자(R1, R2)를 각각 설치함으로써, 차동 증폭부(20) 자체의 이득을 내릴 필요가 없다.
정전류 부하부(40)는, N형 MOS 트랜지스터(N5)와 커런트 미러 회로를 구성하는, N형 MOS 트랜지스터(N7, N8)를 갖는다. 정전류 부하부(40)는, N형 MOS 트랜지스터(N6)와의 조합에 의해, N형 MOS 트랜지스터(N6)의 게이트 전압의 변화에 그 소스 전압의 변화가 추종하는, 소위 소스 팔로워를 구성한다. 때문에, N형 MOS 트랜지스터(N6)의 게이트 전압에 상당하는 노드 전압(VOUT1)과, 그 소스 전압에 상당하 는 노드 전압(VOUT4)과의 관계에서, 노드 전압(VOUT1)에 대한 노드 전압(VOUT4)의 비(=노드 전압(OUT4)/노드 전압(OUT1))로 표현되는 전압 이득은, 이상적으로 "1(0㏈)"로 된다.
여기서, 전술한 전압 이득이 "1"이라는 것은, N형 MOS 트랜지스터(N6)의 게이트 소스간 전압(Vgs)이 일정하다고 할 수 있다. 또한, N형 MOS 트랜지스터(N6)의 상호 컨덕턴스(gm)는, 일반적으로, "ΔId(드레인 전류(Id)의 변화)/ΔVgs(게이트 소스간 전압(Vgs)의 변화)"로서 표현된다. 이 표현으로부터, N형 MOS 트랜지스터(N6)의 ΔVgs가 작기 때문에, N형 MOS 트랜지스터(N6)의 상호 컨덕턴스(gm)을 크게 하는 것이 가능하다는 것을 도출할 수 있다. 즉, N형 MOS 트랜지스터(N6)를 구동시키기 위한 게이트 전압(노드 전압(VOUT1))을 내리는 것을 가능하게 하고, 나아가서는, 정전류 회로(100) 전체의 저전압 동작을 가능하게 한다고 할 수 있다.
또한, 정전류 부하부(40)는, 본 실시 형태의 커런트 미러 회로 구성 이외에도, 예를 들면, 접합형 전계 강하 트랜지스터(JFET)의 드레인 소스간 전류(Idss)를 이용한 정전류 회로를 채용하여도 된다. 그러나, 본 실시 형태와 같이, 정전류 부하부(40)로서 커런트 미러 회로를 채용한 경우, 본래, 차동 증폭부(20)용인 바이어스부(10)의 N형 MOS 트랜지스터(N3)를 이용하여 용이하게 구성할 수 있다.
도 2의 (a)는, 정전류 회로(100)에서 입력 전압(VIN)에 응답하는 각 노드 전압의 시뮬레이션 파형을 도시한 도면이고, 도 2의 (b)는 입력 전압(VIN)에 응답하는 출력 전류(IOUT)의 시뮬레이션 파형을 도시한 도면이다.
도 2의 (a)에 도시한 바와 같이, 노드 전압(VOUT1∼3)은, 도 6의 (a)에 도시 한 종래의 경우와 대비하여, 입력 전압(VIN)에 대한 비선형적인 응답이 억제되어, 선형적인 응답에 가까워지는 것을 확인할 수 있다. 이 결과, 당연히, 도 6의 (b)에 도시한 바와 같이, 출력 전류(IOUT)에 대해서도 입력 전압(VIN)에 대한 비선형적인 제어 응답이 억제되어, 선형적인 응답에 가까워지는 것을 확인할 수 있다.
이상, 본 실시 형태에 대해서 설명했지만, 전술한 실시예는, 본 발명의 이해를 쉽게 하기 위한 것으로서, 본 발명을 한정하여 해석하기 위한 것은 아니다. 본 발명은, 그 취지를 일탈하지 않고, 변경/개량될 수 있음과 함께, 본 발명에는 그 등가물도 포함된다.
본 발명에 따르면, 발진 동작을 억제함과 함께 저전압 동작을 가능하게 하는 정전류 회로를 제공할 수 있다.

Claims (3)

  1. 입력 전압에 따른 일정한 출력 전류를 생성하는 정전류 회로에 있어서,
    상기 입력 전압과 그 비교 대상으로 하는 귀환 전압이 인가되고, 상기 입력 전압과 상기 귀환 전압과의 차동 전압을 출력하는 차동 증폭부와,
    상기 차동 전압이 제1 제어 전극에 인가되는 하나의 제1 트랜지스터와,
    상기 제1 트랜지스터의 전원측 전극에 접속되는 하나의 제1 다이오드 소자와,
    상기 제1 트랜지스터의 구동에 의해 상기 제1 다이오드 소자에 다이오드 전류가 흐른 결과 발생한 상기 제1 다이오드 소자의 전압 강하가 제2 제어 전극에 인가됨으로써, 상기 다이오드 전류를 복제한 상기 출력 전류를 생성하는 하나 또는 복수의 제2 트랜지스터와,
    상기 제2 트랜지스터에 흐르는 상기 다이오드 전류의 복제 전류를 상기 귀환 전압으로 변환하여 상기 차동 증폭부로 귀환시키는 귀환 전압 생성부와,
    상기 제1 트랜지스터의 접지측 전극에 접속되고, 상기 제1 제어 전극의 전압 변화에 상기 접지 전극측의 전압 변화를 추종시킴과 함께 상기 제1 트랜지스터의 접지측의 정전류 부하로 되는 정전류 부하부
    를 갖는 것을 특징으로 하는 정전류 회로.
  2. 제1항에 있어서,
    상기 정전류 부하부는,
    하나의 제2 다이오드 소자에 다이오드 전류가 흐른 결과 발생한 전압 강하를 제3 제어 전극에 인가시킴으로써, 상기 제2 다이오드 소자의 다이오드 전류의 복제 전류가 흐르는 하나 또는 복수의 제3 트랜지스터를, 상기 정전류 부하로 하는 것을 특징으로 하는 정전류 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 차동 증폭부는,
    한쪽의 트랜지스터의 제어 전극에 상기 입력 전압이 인가되고, 다른쪽의 트랜지스터의 제어 전극에 상기 귀환 전압이 인가되며, 상기 한쪽 및 상기 다른쪽의 트랜지스터의 접지측 전극이 공통 접속되고, 상기 한쪽 또는 상기 다른쪽의 트랜지스터에 가해지는 전압을 상기 차동 전압으로서 출력하는 차동 트랜지스터쌍과,
    상기 차동 트랜지스터쌍의 접지측 전극에 직접 접속되어 상기 차동 트랜지스터쌍의 합성 전류가 흐르는 정전류원을 갖는 것을 특징으로 하는 정전류 회로.
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