JPH10209771A

JPH10209771A - 高スウィングカスコード電流ミラー

Info

Publication number: JPH10209771A
Application number: JP9200722A
Authority: JP
Inventors: Alan S Fiedler; エス．フィードラーアラン
Original assignee: LSI Logic Corp
Current assignee: LSI Corp
Priority date: 1996-06-20
Filing date: 1997-06-20
Publication date: 1998-08-07
Also published as: US5680038A; KR980006804A

Abstract

(57)【要約】【課題】最適なコンプライアンス電圧と高い出力抵抗
の両者を実現する高スウィング電流ミラーを得る。【解決手段】本電流ミラーは、第１および第２のバイ
アス端子と出力端子とを有するカスコード電流源と、ト
ランジスタＭ１、Ｍ２Ａ、Ｍ２Ｂ、およびＭ３Ａを有す
る電流源バイアス回路とを含む。Ｍ１はダイオード接続
されており、Ｍ２Ａのゲートおよびソースは、それぞれ
Ｍ１のゲートおよびソースへつながれている。Ｍ２Ｂの
ゲートおよびドレインは第２のバイアス端子へつながれ
ており、ソースはＭ２Ａのドレインへつながれている。
Ｍ３Ａのゲートおよびドレインは第１のバイアス端子へ
つながれており、ソースはＭ１およびＭ２Ａのソースへ
つながれている。これらのトランジスタは、カスコード
電流源が飽和状態に留まって、出力端子へ可能な最も広
い電圧スウィングを供給できるようなデバイス相互コン
ダクタンスパラメータの比を有している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に関
し、更に詳細には高スウィングのカスコード（ｃａｓｃ
ｏｄｅ）電流ミラーに関する。

【０００２】

【従来の技術】電流源は、入力電流を受け取って、出力
へその入力電流を再生する電流ミラー等の多様な用途で
使用されている。理想的な電流源というのは高抵抗の並
列出力抵抗を有するもので、それによって電流源がそれ
の出力における電圧とはほとんど無関係に一定の電流を
生成することができるものである。この出力電流はま
た、温度、電源電圧、および半導体プロセスパラメータ
に比較的無関係であるべきである。出力電流および並列
出力抵抗が低下し始める出力電圧値はその電流源の”コ
ンプライアンス”電圧と呼ばれ、それ以下ではその電流
源中の１個または複数個のトランジスタデバイスが飽和
状態から外れてしまうのが一般的である。低いコンプラ
イアンス電圧が好ましい。

【０００３】基本的電流ミラーは２個のＭＯＳトランジ
スタで構成される。第１のトランジスタはダイオード接
続されたデバイスとしてつながれて、入力電流に応答し
てバイアス電圧を発生させる。第２のトランジスタは、
前記バイアス電圧へつながれたゲートを有しており、入
力電流に比例した出力電流をそれのドレインへ発生させ
る。このような電流ミラーは適度に良好なコンプライア
ンス電圧を有しており、それは第２のトランジスタのド
レイン・ソース飽和電圧（Ｖ_DS,SAT）に等しいが、出力
抵抗は低い。

【０００４】

【発明の解決しようとする課題】基本的電流ミラーに対
していくつかの改善がなされてきたが、それら改善され
た電流ミラーにも１つあるいは複数の重大な欠点が存在
している。それらの欠点には、低い出力抵抗、高いコン
プライアンス電圧、および／あるいはプロセス、電圧、
温度および入力電流の変動に対して、最適なコンプライ
アンス電圧に対して不適切にしか制御されていないコン
プライアンス電圧が含まれる。

【０００５】

【課題を解決するための手段】本発明の高スウィング電
流ミラーは、入力電流レベル、温度、電源電圧、および
半導体プロセスパラメータに関係なく、最適なコンプラ
イアンス電圧と高い出力抵抗の両者を実現する。本高ス
ウィング電流ミラーはカスコード電流源と電流源バイア
ス回路とを含んでいる。電流源は第１および第２のバイ
アス端子と出力端子とを含んでいる。電流源バイアス回
路はトランジスタＭ１、Ｍ２Ａ、Ｍ２Ｂ、およびＭ３Ａ
を含んでいる。トランジスタＭ１はそれのゲートとドレ
インとを互いにつながれている。トランジスタＭ２Ａの
ゲートおよびソースはそれぞれ、トランジスタＭ１のゲ
ートおよびソースとつながれている。トランジスタＭ２
Ｂはそれのゲートとドレインが一緒に第２のバイアス端
子へつながれており、それのソースをトランジスタＭ２
Ａのドレインへつながれている。トランジスタＭ３Ａは
それのゲートとドレインとを第１のバイアス端子へつな
がれており、それのソースをトランジスタＭ１およびＭ
２Ａのソースへつながれている。

【０００６】トランジスタＭ１はデバイス相互コンダク
タンスパラメータＫ_M1およびドレイン電流Ｉ_IN1を有し
ており、トランジスタＭ２Ａはデバイス相互コンダクタ
ンスパラメータＫ_M2Aおよびドレイン電流Ｉ_IN2を有し
ており、そしてトランジスタＭ３Ａはデバイス相互コン
ダクタンスＫ_M3Aおよびドレイン電流Ｉ_IN3を有してい
る。本発明の好適実施例では、パラメータＫ_M1、
Ｋ_M2A、Ｋ_M3A，Ｉ_IN1、Ｉ _IN2、およびＩ_IN3は次の
式に従って選ばれる。

【０００７】

【数７】

【０００８】このような選択によって、カスコード電流
源ステージは、出力端子に可能な最も広い電圧スウィン
グを提供しながら飽和状態に留まることが保証される。

【０００９】

【発明の実施の形態】図１Ａないし図２は従来技術の各
種電流ミラーを示す模式図である。簡単のため、および
説明を易しくするために、同様な要素を指す場合には各
図面で同じ参照符号が使用されている。例えば、１つの
図面の中ではトランジスタの場所あるいは機能間での類
似性を示すために、また別の図面では類似な番号を振ら
れたトランジスタ間の場所あるいは機能間の類似性を示
すために、同じトランジスタに番号を振るやり方が繰り
返されている。

【００１０】図１Ａにおいて、電流ミラー１０は基本的
電流ミラーであって、ダイオード接続されたＭＯＳトラ
ンジスタＭ３で構成される電流源バイアス回路と、単一
の出力トランジスタＭ４で構成される出力電流源とを含
んでいる。トランジスタＭ３は基準電流Ｉ_INを受信し
て、それに対応してバイアス電圧ＢＩＡＳＮを発生させ
る。トランジスタＭ４はそれのゲートへバイアス電圧Ｂ
ＩＡＳＮを受信して、それのドレインへ出力電流Ｉ_OUT
を発生させる。もしＭ３とＭ４の寸法が同じであれば、
出力電流Ｉ_OUTは基準電流Ｉ_INにほぼ等しくなる。電流
ミラー１０は、トランジスタＭ４のドレイン・ソース飽
和電圧Ｖ_DS,SATに等しい良好なコンプライアンス電圧を
有するが、出力抵抗は低い。

【００１１】図１Ｂは基本的カスコード電流ミラー１２
を示している。出力電流源は２個のトランジスタＭ４Ａ
およびＭ４Ｂを有しており、それらは互いに直列につな
がれている。トランジスタＭ３ＡおよびＭ３Ｂはそれぞ
れ、トランジスタＭ４ＡおよびＭ４Ｂのためのバイアス
電圧ＢＩＡＳＮおよびＢＩＡＳＮ２を発生させる。カス
コード電流源１２は、カスコードトランジスタＭ４Ｂの
せいで電流ミラー１０（図１Ａに示された）よりもずっ
と高い出力抵抗を有する。しかし、そのコンプライアン
ス電圧はかなり高く、２Ｖ_DS,SAT＋Ｖ_Tに等しい。ここ
でＶ_DS,SATはドレイン・ソース飽和電圧であり、Ｖ_Tは
スレッショルド電圧である。

【００１２】図１Ｃにおいて、カスコード電流ミラー１
４はトランジスタＭ３Ｂに対して直列に付け加えられた
抵抗Ｒを有している。トランジスタＭ３Ａのゲートはこ
こではトランジスタＭ３Ｂのドレインへつながれてい
る。トランジスタＭ３Ｂのゲートは、抵抗Ｒを介してト
ランジスタＭ３Ｂのドレインへつながれている。抵抗Ｒ
を流れる電流Ｉ_INは、ＢＩＡＳＮよりもＩ_IN＊Ｒボルト
だけ高いＢＩＡＳＮ２をもたらす。Ｒを適切に選ぶこと
によってＭ４Ａのドレイン電圧はＶ_DS,SATよりも高くな
り、カスコード電流ミラー１４は高い出力抵抗を持つこ
とになる。しかし、生成されるＢＩＡＳＮ２電圧は常に
最適なものとは限らない。特定の条件下では、ＢＩＡＳ
Ｎ２は余りに低すぎて、トランジスタＭ４Ａをそれの線
形な動作領域で動作させることになってしまい、そのた
め低い出力抵抗をもたらしてしまう。他の条件下では、
ＢＩＡＳＮ２が余りに高すぎて、そのため許容できない
ほど高いコンプライアンス電圧をもたらすことがある。

【００１３】図１Ｄにおいて、カスコード電流ミラー１
６は２つの等しい基準電流Ｉ_INを受け取る。トランジス
タＭ１は第１の基準電流Ｉ_INに応答してバイアス電圧Ｂ
ＩＡＳＮ２を生成し、他方トランジスタＭ３Ａは第２の
基準電流Ｉ_INに応答してバイアス電圧ＢＩＡＳＮを生成
する。図１Ｄの電流源バイアス回路の目的は、基準電流
Ｉ_IN、出力ＶＮ、プロセスパラメータ、および温度にほ
とんど無関係にトランジスタＭ４Ａのドレイン電圧をＶ
_DS,SAT付近に保持することである。以下の解析によっ
て、図１Ｄに示された回路は図１Ａないし図１Ｃに示さ
れた回路に比べて進歩してはいるが、それでも尚、重大
な欠陥を有していることが明らかになった。この解析に
おいて、すべてのトランジスタは飽和状態（Ｖ_DS≧Ｖ
_DS,SAT）で動作すると仮定している。また、各々のトラ
ンジスタに関する電流−電圧（Ｉ−Ｖ）曲線の勾配は飽
和状態においてゼロである、すなわち出力抵抗が無限大
であると仮定している。この回路の目的は、回路の出力
抵抗を単一トランジスタの電流源よりも高くすることで
はあるが、出力抵抗は実際には無限大とはならない。し
かし、この仮定は解析を簡単にしつつ、尚、有効な結論
を与える。すべてのトランジスタが飽和状態にあるの
で、それらの出力は次の関係に従う。

【００１４】

【数８】

【００１５】式１において、Ｉ_Dはドレイン電流、Ｋは
デバイス相互コンダクタンスパラメータ、Ｖ_GSはゲート
・ソース電圧、Ｖ_Tはデバイススレッショルド電圧、Ｖ
_DSはドレイン・ソース電圧、そしてＶ_DS,SATはドレイン
・ソース飽和電圧である。デバイス相互コンダクタンス
パラメータＫはＫ＝Ｋ’（Ｗ／Ｌ）で定義される。ここ
で、Ｗはゲート幅、Ｌはゲート長、そしてＫ’はプロセ
ス相互コンダクタンスパラメータであり、次の良く知ら
れた関係で定義される。

【００１６】

【数９】

【００１７】ここで、μ_nは電子移動度で、Ｃ_oxは単位
面積当たりのゲート酸化物容量である。

【００１８】式１をＶ_GSについて解いて、結果の式を図
１ＤのトランジスタＭ１、Ｍ４Ａ、およびＭ４Ｂに適用
すると、次のような結果が得られる。

【００１９】

【数１０】

【００２０】

【数１１】

【００２１】

【数１２】

【００２２】Ｍ１、Ｍ３Ｂ、およびＭ３Ａへの入力ドレ
イン電流はそれぞれＩ_INに等しく、またトランジスタＭ
４ＡおよびＭ４ＢはそれぞれトランジスタＭ３Ａおよび
Ｍ３Ｂと同じ寸法であり、Ｉ_OUT＝Ｉ_INを与えると仮定
していることに注意されたい。これらの仮定をおかない
場合には、解析はずっと複雑であるが、結果は類似して
おり、次に出てくる結果に到達することができる。図１
Ｄから、次のことに注意されたい。

【００２３】

【数１３】

【００２４】更に、好ましい状態は次のように表現でき
ることにも注意されたい。

【００２５】

【数１４】

【００２６】式３ないし式７を組み合わせて、次の結果
が得られる。

【００２７】

【数１５】

【００２８】変形すると、次式になる。

【００２９】

【数１６】

【００３０】もしすべてのトランジスタのゲート長が、
Ｋ’とＶ_T（短チャンネル効果による）の差分が無視で
きるようなものであり、更に、すべてのトランジスタの
ソース・基板をつないでボディー効果によるＶ_Tのシフ
トを解消できれば、式９は簡略化できて、図１Ｄにおけ
る相対的なトランジスタ形状を定義する関係式となり、
それが満足されれば、次の好ましい条件Ｖ_DS，_M4A＝Ｖ
_DS,M4A,SATを与える。

【００３１】

【数１７】

【００３２】しかし、多くの場合、この簡略化は重大な
過ちにつながる。典型的な応用例では、トランジスタＭ
３ＡおよびＭ４Ａの長さは最小のゲート長よりもかなり
大きく選ばれて、それによってプロセスの変動に係わら
ず、低い標準偏差を持つ正確で予測可能な出力電流Ｉ
_OUTを生成するようにされる。更に、トランジスタＭ３
ＢおよびＭ４Ｂに関しては最小のゲート長が好ましく、
それによってより長いトランジスタと比べて、与えられ
たゲート幅に対してより低いＶ_DS,SATを、あるいは、与
えられたＶ_DS,SATに対してより小さいドレイン容量を提
供できるようにするのが好ましい。典型的なＮ形ウエル
のデジタルＣＭＯＳプロセスでのｎチャンネルＭＯＳＦ
ＥＴではソース・基板接続が利用できないことと、トラ
ンジスタＭ３ＢおよびＭ４Ｂ中の短チャンネル効果とが
相俟って、Ｋ_M4A’≠ Ｋ_M4B’であり、またＶ_T,M1≠
Ｖ_T,M4Bであり、従って簡略化はできない。この回路の
ために適したトランジスタ寸法を選び、且つ電流レベ
ル、プロセス、および温度の変動範囲に亘って最適なＶ
_DS,M4A＝Ｖ_DS,M4A,SATを達成することは事実上不可能で
ある。

【００３３】図２に示された回路に対して同様な解析を
適用すると、トランジスタＭ１Ａを除くすべてのトラン
ジスタが同じ寸法で、トランジスタＭ１Ａがその他のト
ランジスタの幅の１／３である時に、最適な条件Ｖ
_DS,M4A＝Ｖ_DS,M4A,SATが実現されることが示される。し
かし、この結果は、すべてのトランジスタが等しい長さ
で（あるいは十分長いので、長さの違うトランジスタ間
でＫ’およびＶ_Tの変化が無視できるのでもよい）、す
べてのトランジスタがソース・基板を接続されている場
合にのみ達成される。このことは標準的なデジタルＣＭ
ＯＳプロセスでは一般に利用できないツインウエルプロ
セス（ｔｗｉｎ−ｗｅｌｌｐｒｏｃｅｓｓ）によって
のみ達成可能である。図２に示された電流ミラーは、良
く制御された、そして最適な出力コンプライアンス電圧
を有し、それは上述の条件が満たされたと仮定すると、
２Ｖ_DS,SATに等しい。

【００３４】

【実施例】本発明の電流ミラーは図１Ａないし図２に示
された回路に存在する問題点を回避できる。本発明の電
流ミラーは、トランジスタゲート長、電流レベル、温
度、電源電圧、および半導体プロセスパラメータの如何
に係わらず、高抵抗出力と最適なコンプライアンス電圧
の両方を達成する。図３は本発明の電流ミラーを示す模
式的回路図である。電流ミラー２０は電流源バイアス回
路２２とカスコード電流源２４とを含んでいる。バイア
ス回路２２は入力端子２６、２８、および３０上へ基準
電流Ｉ_IN1、Ｉ_IN2、およびＩ_IN3を受信して、それら
に応答してバイアス端子３２および３４上へそれぞれバ
イアス電圧ＢＩＡＳＮおよびＢＩＡＳＮ２を発生させ
る。１つの実施例では、基準電流Ｉ_IN1、Ｉ_IN2、およ
びＩ_IN3は互いに本質的に等しく、電流レベルＩ_INを有
している。しかし、等しい電流が必要というわけではな
い。電流源２４は端子３２および３４上へバイアス電圧
ＢＩＡＳＮおよびＢＩＡＳＮ２を受信して、出力端子３
６上へ出力電流Ｉ_OUTを発生させる。この電流はＩ_IN3
に本質的に等しいかあるいは比例している。基準電流Ｉ
_IN1、Ｉ_IN2、およびＩ_IN3は本発明に従う１個または
複数個の電流ミラーによって生成するのが好ましいが、
良く知られた多様な電流源によって生成することもでき
る。

【００３５】電流源バイアス回路２２はＮＭＯＳトラン
ジスタＭ１、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、およびＭ３Ｂを
含んでいる。トランジスタＭ１は入力端子２６とアース
端子３８との間へダイオードとして接続されている。ト
ランジスタＭ１は、入力端子２６へつながれたドレイ
ン、前記ドレインへつながれたゲート、そしてアース端
子３８へつながれたソースを有している。トランジスタ
Ｍ２Ａは、トランジスタＭ１のゲートへつながれたゲー
ト、アース端子３８へつながれたソース、およびトラン
ジスタＭ２Ｂのソースへつながれたドレインを有してい
る。トランジスタＭ２Ｂは入力端子２８とトランジスタ
Ｍ２Ａのドレインとの間へダイオードとして接続されて
いる。トランジスタＭ２Ｂは入力端子２８へつながれた
ドレインと、前記ドレインへつながれたゲートとを有し
ている。トランジスタＭ３Ａは、バイアス端子ＢＩＡＳ
Ｎへつながれたゲート、アース端子３８へつながれたソ
ース、およびトランジスタＭ３Ｂのソースへつながれた
ドレインを有している。トランジスタＭ３Ａはダイオー
ドとしてつながれていて、それのゲートをトランジスタ
Ｍ３Ｂを介してそれのドレインへつながれている。トラ
ンジスタＭ３Ｂは、トランジスタＭ２Ｂのゲートへつな
がれたゲートと、トランジスタＭ３Ａのゲートおよび入
力端子３０へつながれたドレインとを有している。トラ
ンジスタＭ３Ｂはオプションである。別の実施例では、
トランジスタＭ３Ｂが取り除かれて、トランジスタＭ３
ＡのドレインはトランジスタＭ３Ａのゲートおよび入力
端子３０へ直接つながれている。

【００３６】電流源２４にはＮＭＯＳトランジスタＭ４
ＡおよびＭ４Ｂが含まれている。トランジスタＭ４Ａ
は、バイアス端子ＢＩＡＳＮへつながれたゲート、アー
ス端子３８へつながれたソース、およびトランジスタＭ
４Ｂのソースへつながれたドレインを有している。トラ
ンジスタＭ４ＢはトランジスタＭ４Ａとカスコード接続
されており、バイアス端子ＢＩＡＳＮ２へつながれたゲ
ートと、出力端子３６へつながれたドレインとを有して
いる。

【００３７】解析の目的で、電界効果トランジスタに関
する直流の電流−電圧（Ｉ−Ｖ）特性について既述する
次の良く知られた式を用いる。

【００３８】

【数１８】

【００３９】

【数１９】

【００４０】電流源バイアス回路２２の目的は、大きく
分けて２つある。まず第一に、バイアス電圧ＢＩＡＳＮ
２はトランジスタＭ４Ａが飽和するように十分大きくな
ければならないが、しかし過度に大きくなってトランジ
スタＭ４Ｂが飽和状態に留まることのできる、出力端子
３６における出力電圧Ｖ_Nの電圧スウィングを減らすよ
うになってはいけない。トランジスタＭ４Ａは飽和状態
に留まって、電流源２０がカスコードバイアストランジ
スタＭ４Ｂの利点を完全に利用できることが好ましい。
第二に、電流源バイアス回路２２は理想的には、出力電
流レベルＩ_OUT、プロセス（例えば、Ｋ’および
Ｖ_T）、温度、および電源電圧とは無関係に、バイアス
電圧ＢＩＡＳＮ２を最適レベルに保持すべきである。Ｂ
ＩＡＳＮ２の”最適”レベルはＶ_DS,M4A＝Ｖ_DS,M4A,SAT
となるレベルのことである。

【００４１】図３を参照すると、トランジスタＭ１、Ｍ
２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂ、Ｍ４Ａ、およびＭ４Ｂ
はそれぞれゲート幅、Ｗ_M1、Ｗ_M2A、Ｗ_M2B、Ｗ_M3A、
Ｗ_M3 _B、Ｗ_M4A、およびＷ_M4Bを有しており、またそれ
ぞれゲート長、Ｌ_M1、Ｌ_M2A、Ｌ_M2B、Ｌ_M3A、
Ｌ_M3B、Ｌ_M4A、およびＬ_M4Bを有している。対応する
デバイス相互コンダクタンスパラメータは次式で定義さ
れる。

【００４２】

【数２０】

【００４３】もしトランジスタＭ１、Ｍ２Ａ、Ｍ３Ａ、
およびＭ４Ａの長さが等しければ（あるいは十分長いた
め短チャンネル効果が無視できる場合には）、そしてこ
れらの各トランジスタのソースおよびバルク接続が同じ
電位（アース端子３８）へつながれているため、これら
のトランジスタのＫ’およびＶ_Tは同一である。すなわ
ち、次のようになる。

【００４４】

【数２１】

【００４５】および

【００４６】

【数２２】

【００４７】ダイオード接続されたデバイスとして、ト
ランジスタＭ１は飽和しており、式１２が適用できる。
Ｖ_GS−Ｖ_Tについて式１２を解いて次式を得る。

【００４８】

【数２３】

【００４９】好適実施例では、Ｋ_M2AがＫ_M1よりも大き
く選ばれて（Ｋ_M2A＞Ｋ_M1）、そのためトランジスタＭ
２Ａはその線形な動作領域へ強制されるので、式１１が
適用できる。式１１をトランジスタＭ２Ａに適用する
と、次を得る。

【００５０】

【数２４】

【００５１】Ｖ_GS,M1＝Ｖ_GS,M2Aであることに注意し
て、式１６を適用すると、次を得る。

【００５２】

【数２５】

【００５３】Ｖ_DS,M2Aについて解けば、式１８は次のよ
うになる。

【００５４】

【数２６】

【００５５】トランジスタＭ３Ａがちょうど飽和するト
ランジスタＭ３Ａのドレイン電圧にある、という好まし
い条件（すなわち、Ｖ_DS,M3A＝Ｖ_DS,M3A,SAT）を用いれ
ば、式１２は次の結果を与える。

【００５６】

【数２７】

【００５７】図３において、Ｖ_DS,M2A＝Ｖ_DS,M3Aとなる
ようにＶ_GS,M2BはＶ_GS,M3Bに等しいことが好ましい。こ
の条件は、デバイス相互コンダクタンスパラメータとド
レイン電流とが次式に従って選ばれた場合に発生する。

【００５８】

【数２８】

【００５９】１つの実施例では、トランジスタＭ２Ｂと
トランジスタＭ３Ｂとは等しいドレイン電流を有し、同
じ寸法、すなわちＷ_M2B＝Ｗ_M3B、Ｌ_M2B＝Ｌ_M3Bであ
る。式２１が満たされて、Ｖ_DS,M2A＝Ｖ_DS,M3Aであるの
で、式１９と式２０とを組み合わせて次式を得る。

【００６０】

【数２９】

【００６１】式２２を変形して次を得る。

【００６２】

【数３０】

【００６３】式２３に式１３および式１４を用いて、簡
単のためにＩ_IN1＝Ｉ_IN2＝Ｉ_IN3として、更に、トラ
ンジスタＭ１、Ｍ２Ａ、Ｍ３Ａ、およびＭ４Ａの長さを
すべて等しいとおくと、次を得る。

【００６４】

【数３１】

【００６５】こうして、まずトランジスタＭ１とＭ３Ａ
についてトランジスタ幅の比を選べば、式２４によって
トランジスタＭ１とＭ２Ａのトランジスタ幅の比が決ま
り、それに従って最適な条件Ｖ_DS,M3A＝Ｖ_DS,M3A,SATが
得られ、更に、もしもＭ４ＡとＭ４ＢとがＭ３ＡとＭ３
Ｂに対して比例的にスケーリングできれば、Ｖ_DS,M4A＝
Ｖ_DS,M4A,SATとなる。この関係は、トランジスタＭ２
Ｂ、Ｍ３Ｂ、およびＭ４Ｂの長さが最小に選ばれても成
立するし、またこれらのトランジスタがソース・基板接
続されていなくても成立する。

【００６６】例えば、トランジスタＭ３Ａをトランジス
タＭ１よりも４倍幅広いものに選べば、次の結果が得ら
れる。

【００６７】

【数３２】

【００６８】Ｗ_M1＝６μｍ、Ｗ_M2A＝８μｍ、およびＷ
_M3A＝２４μｍに選べば式２４が成立する。正確なスケ
ーリングは、この場合２μｍである最大の共通因子の倍
数例を用いることで実現できる。但し、集積回路上のレ
イアウト面積は犠牲になる。折衷案としては、６μｍト
ランジスタを４個並列にして２４μｍ幅のトランジスタ
を構築し、１個の８μｍトランジスタから８μｍのトラ
ンジスタを構成するものであろう。トランジスタＭ３Ａ
およびＭ３Ｂの寸法に相対的にトランジスタＭ４Ａおよ
びＭ４Ｂの寸法を縮小または拡大して、最適な条件Ｖ
_DS,M4A＝Ｖ_DS,M _4A,SATを保ちつつ、出力電流Ｉ_OUTを基
準電流レベルＩ_IN3よりも大きく、あるいは小さくスケ
ーリングすることは次の式に従って行うことができる。

【００６９】

【数３３】

【００７０】

【数３４】

【００７１】好適実施例では、Ｌ_M3A＝Ｌ_M4AおよびＬ
_M3B＝Ｌ_M4Bである。

【００７２】図４は本発明に従う二重カスコード電流ミ
ラーの模式的回路図である。図３に示された実施例のよ
うに、電流ミラー４０は電流源バイアス回路４２と出力
電流源４４とを含んでいる。出力電流源４４は図３に示
された出力電流源２４と類似しているが、出力端子３６
とトランジスタＭ４Ｂのドレインとの間にカスコード接
続された付加的なトランジスタＭ４Ｃを含んでいる。ト
ランジスタＭ４Ｃのゲートは電流源バイアス回路４２に
よって生成されるバイアス電圧ＢＩＡＳＮ３によってバ
イアスを与えられている。

【００７３】バイアス回路４２もまた図３に示されたバ
イアス回路２２と類似しているが、バイアス電圧ＢＩＡ
ＳＮ３を生成するための付加的回路部分を含んでいる。
トランジスタＭ１、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂ、
Ｍ４Ａ、およびＭ４Ｂは図３のトランジスタＭ１、Ｍ２
Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂ、Ｍ４Ａ、およびＭ４Ｂに
対応している。付加的なトランジスタＭ５、Ｍ６Ａ、Ｍ
６Ｂ、Ｍ３Ｃ、およびＭ４Ｃはそれぞれ、トランジスタ
Ｍ１、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ｂ、およびＭ４Ｂと機能的
に等価である。トランジスタＭ５、Ｍ６Ａ、Ｍ６Ｂ、Ｍ
２Ｃ、Ｍ３Ｃ、およびＭ４Ｃはそれぞれゲート幅Ｗ_M5、
Ｗ_M6A、Ｗ_M6B、Ｗ_M2C、Ｗ_M3C、およびＷ_M4Cを有
し、更にゲート長Ｌ_M5、Ｌ_M6A、Ｌ_M6B、Ｌ_M2C、Ｌ
_M3C、およびＬ_M4Cをそれぞれ有している。対応するデ
バイス相互コンダクタンスパラメータは次のように定義
される。

【００７４】

【数３５】

【００７５】バイアス回路４２は、更に、それぞれが基
準電流Ｉ_IN1、Ｉ_IN2、Ｉ_IN3、Ｉ_IN4、およびＩ_IN5
を受信する入力端子２６、２８、３０、４６、および４
８を含んでいる。入力端子２６、２８、および３０と、
入力電流Ｉ_IN1、Ｉ_IN2、およびＩ_IN3とは、図３にお
ける入力端子２６、２８、および３０と、入力電流Ｉ
_IN1、Ｉ_IN2、およびＩ_IN3に対応している。基準電流
Ｉ_IN3は出力端子３６へ出力電流Ｉ_OUTとしてミラー出
力される。同様な解析を式２１および２３の導出時に示
した例に対して適用することによって、トランジスタＭ
５、Ｍ６Ａ、Ｍ６Ｂ、およびＭ２Ｃのドレイン電流およ
びデバイス相互コンダクタンスパラメータは次の式に従
って選ばれるという結果が得られる。

【００７６】

【数３６】

【００７７】

【数３７】

【００７８】

【数３８】

【００７９】トランジスタＭ７はトランジスタＭ５およ
びＭ６Ａのソースにおける電圧をトランジスタＭ２Ｂ、
Ｍ３Ｂ、およびＭ４Ｂのソースにおける電圧に等しくな
るまで引き上げる。トランジスタＭ７は、トランジスタ
Ｍ１およびＭ２Ａのゲートへつながれたゲート、アース
端子３８へつながれたソース、およびトランジスタＭ５
およびＭ６Ａのソースへつながれたドレインを有してい
る。デバイス相互コンダクタンスパラメータＫ_M7は次の
式に従って選ばれる。

【００８０】

【数３９】

【００８１】１つの実施例では、電流Ｉ_IN1ないしＩ
_IN5は互いに本質的に等しく、トランジスタＭ７のデバ
イス相互コンダクタンスパラメータＫ_M7はトランジスタ
Ｍ２Ａ（例えば、Ｌ_M7＝Ｌ_M2AでＷ_M7＝２Ｗ_M2Aのよう
な）のデバイス相互コンダクタンスパラメータＫ_M2Aの
２倍である。トランジスタＭ７のドレイン電流
（Ｉ_D,M7）はトランジスタＭ２Ａのドレイン電流（Ｉ
_D,M2A）の２倍であるから、Ｖ_DS,M7＝Ｖ_DS,M2Aが成立
する（前の解析から、これは更にＶ_DS,M3AおよびＶ
_DS,M4Aにも等しい）。このことを考慮すると、式２４を
導出した時に示した例に対して同様な解析を行って、ト
ランジスタ幅Ｗ_M2B、Ｗ_M5、およびＷ_M6Aに対する好ま
しい比として次が得られる。

【００８２】

【数４０】

【００８３】式３３を満たすようにＷ_M2B、Ｗ_M5、およ
びＷ_M6Aを選ぶことによって、最適条件Ｖ_DS,M3B＝Ｖ
_DS,M3B,SATが、そしてそこから演繹してＶ_DS,M4B＝Ｖ
_DS,M4B,S _ATが得られる。図４に示された実施例では、ト
ランジスタＭ２Ｃ、Ｍ３Ｂ、およびＭ３Ｃはオプション
である。トランジスタＭ２ＢおよびＭ３Ａをそれぞれ入
力端子２８および３０へ直結することによって、これら
のトランジスタを省くことができる。

【００８４】次の式と、式２６および２７とに従って、
トランジスタＭ３Ａ、Ｍ３Ｂ、およびＭ３Ｃの寸法に相
対的にトランジスタＭ４Ａ、Ｍ４Ｂ、およびＭ４Ｃの寸
法を縮尺または拡大して、Ｖ_DS,M4A＝Ｖ_DS,M4A,SATおよ
びＶ_DS,M4B＝Ｖ_DS,M4B,SATという次式の最適な条件を保
ちつつ、出力電流Ｉ_OUTをＩ_IN3に相対的にスケーリン
グすることができる。

【００８５】

【数４１】

【００８６】好適実施例では、Ｌ_M3A＝Ｌ_M4A、Ｌ_M3B
＝Ｌ_M4B、およびＬ_M3C＝Ｌ_M4Cである。

【００８７】図３および図４に示された、単一および二
重のカスコード実施例では、ｎチャンネル電流源バイア
スステージをバイアスするための基準電流Ｉ_IN1ないし
Ｉ_IN ₅を発生させるために複数の電流源が使用されてい
る。本発明では、ｐチャンネルデバイスを用いて、ｎチ
ャンネルバイアスおよび電流源ステージの相補型回路を
用いて基準電流を発生させることについては明らかであ
る。図５は単一カスコードのバイアス回路５０の模式的
回路図であって、そこにおいて基準電流は相補型回路に
よって生成される。回路５０は回路の動作点を固定する
ために、ＢＩＡＳＮまたはＢＩＡＳＰいずれかの入力バ
イアス電圧を必要とする。もしＢＩＡＳＮが用いられれ
ば、接続Ｂを切断しなければならない。もしＢＩＡＳＰ
を用いれば、接続Ａを切断しなければならない。このＢ
ＩＡＳＮまたはＢＩＡＳＰ電圧はそれぞれ、電流バイア
スされた、ダイオード接続のｎチャンネルまたはｐチャ
ンネルＦＥＴによって生成される。例えば、ＢＩＡＳＮ
は図６に示されたような、ダイオード接続されたトラン
ジスタＭ３Ａによって発生させることができる。

【００８８】図６は、本発明に従った、単一カスコード
のバイアス回路を有する電流ミラー５１の完全な模式的
回路図である。電流ミラー５１は、ｎチャンネル電流源
バイアス回路５２、ｎチャンネル電流源回路５４、ｐチ
ャンネル電流源バイアス回路５６、およびｐチャンネル
電流源回路５８を含んでいる。Ｎチャンネル電流源バイ
アス回路５２は図３に示された電流源バイアス回路２２
に対応しており、同様なトランジスタＭ１、Ｍ２Ａ、Ｍ
２Ｂ、Ｍ３Ａ、およびＭ３Ｂを含んでいる。電流源バイ
アス回路５２は入力端子３０上へ入力電流Ｉ_INを受信し
て、バイアス端子３２および３４上へそれぞれバイアス
電圧ＢＩＡＳＮおよびＢＩＡＳＮ２を発生させる。電流
源回路５４は、トランジスタＭ４ＡとＭ４Ｂ、Ｍ４Ａ’
とＭ４Ｂ’、Ｍ４Ａ’’とＭ４Ｂ’’、そしてＭ４
Ａ’’’とＭ４Ｂ’’’で構成される複数個の並列電流
源を含んでおり、それらはそれぞれ端子３６、６０、６
２、および６４上へ等しい電流Ｉ_OUTおよびＩ₃ないし
Ｉ₅を発生させる。各電流源はバイアス電圧ＢＩＡＳＮ
およびＢＩＡＳＮ２によってバイアスを与えられる。

【００８９】端子６０、６２、および６４上の電流Ｉ₃
ないしＩ₅は、ｐチャンネル電流源バイアス回路５６へ
の入力基準電流として供給される。回路５６はｐチャン
ネルトランジスタＭ１１、Ｍ１２Ａ、Ｍ１２Ｂ、Ｍ１３
Ａ、およびＭ１３Ｂを含んでおり、これらはそれぞれ一
般に回路５２のｎチャンネルトランジスタＭ１、Ｍ２
Ａ、Ｍ２Ｂ、Ｍ３Ａ、およびＭ３Ｂに対応しており、同
様に動作する。回路５６はバイアス端子６６および６８
上へそれぞれバイアス電圧ＢＩＡＳＰおよびＢＩＡＳＰ
２を発生させる。

【００９０】Ｐチャンネル電流源回路５８は、それぞれ
カスコード接続されたトランジスタＭ１４ＡおよびＭ１
４Ｂと、Ｍ１４Ａ’およびＭ１４Ｂ’とによって構成さ
れる一対の並列電流源を含んでおり、これらはバイアス
電圧ＢＩＡＳＰおよびＢＩＡＳＰ２を受信して、それに
対応して、端子２６および２８上へｎチャンネル電流源
バイアス回路５２のための電流Ｉ₁およびＩ₂をそれぞ
れ発生させる。Ｐチャンネル電流源回路５８は一般にｎ
チャンネル電流源回路５４に対応しており、同様な機能
を有している。

【００９１】図６に示された電流ミラーにおいて、電流
ミラー中の電流レベルを固定するためのＢＩＡＳＮとは
反対の入力バイアス電圧ＢＩＡＳＰを発生させるように
反転させるのは簡単である。もしＢＩＡＳＰを用いるの
ならば、トランジスタＭ１３Ａのゲートとトランジスタ
Ｍ１３Ｂのドレインとの間の接続７０（図５の接続Ａ）
を切断して、トランジスタＭ４Ａ’’’のゲートと、ト
ランジスタＭ４Ｂ’’’のドレインとの間（図５の接続
Ｂ）に同様な接続を設けなければならない。トランジス
タＭ３ＡおよびＭ３Ｂを削除して、ＢＩＡＳＰを発生さ
せるためのｐチャンネルトランジスタを含む相補型回路
で以て置き換えることができる。同様に、トランジスタ
Ｍ４ＡおよびＭ４Ｂを削除して、ＢＩＡＳＰおよびＢＩ
ＡＳＰ２を受信して出力電流Ｉ_OUTを発生させるための
ｐチャンネルトランジスタを含む相補型回路で以て置き
換えることができる。もし電流源とシンクとが両方必要
であれば、Ｍ４ＡおよびＭ４Ｂのｐチャンネルとｎチャ
ンネルの両バージョンが同時に用いられて、ｎチャンネ
ルバージョンをＢＩＡＳＮおよびＢＩＡＳＮ２に結びつ
け、ｐチャンネルバージョンをＢＩＡＳＰおよびＢＩＡ
ＳＰ２に結びつける。

【００９２】本発明の高スウィングカスコード電流ミラ
ーは、電流レベル、温度、電源電圧、および半導体プロ
セスパラメータとは無関係に、最適のコンプライアンス
電圧と高い出力抵抗の両方を実現する。本電流ミラー
は、時間的に一定であろうと、あるいは変動するもので
あろうと、基準電流の正確なミラー出力を生成するため
に用いることができる。本電流ミラーは、出力において
非常に幅広い、有効な電圧スウィングを有しており、ま
た低い電源電圧においても非常に良好な動作を行う。本
発明の電流ミラーは簡単であるが、それが使用される任
意の回路の動作特性を改善する。

【００９３】本発明は好適実施例に関して説明してきた
が、本発明の精神およびスコープから外れることなしに
構成および詳細な点に関して変更が可能であることを当
業者は理解されよう。例えば、本発明の電流ミラーはＭ
ＯＳ技術以外の各種の技術を用いて、各種の回路構成で
以て実現することができる。更に、電圧供給端子は、使
用される技術および採用される特別な規則に依存して、
相対的に正でも負でも構わない。例えば、ｎチャンネル
デバイスを含む回路を、相補的なｐチャンネルデバイス
を含み、同様に動作するものへ変更することが可能であ
る。”つながれた”という表現は各種のタイプの結合お
よび接続を意味することができ、その中には直接的な接
続の他に１個または複数の中間補足物を介しての接続も
含まれる。

【図面の簡単な説明】

【図１】ＡないしＤは従来技術の各種電流ミラーを示す
模式図。

【図２】従来技術の電流ミラーを示す模式図。

【図３】本発明の電流ミラーを示す模式図。

【図４】本発明に従う二重カスコード電流ミラーの模式
図。

【図５】本発明に従う、自己生成される基準電流を有す
る単一カスコード電流バイアス回路の模式図。

【図６】図５に従う、単一カスコードバイアス回路を有
する電流ミラーの模式図。

【符号の説明】

１０電流ミラー１２基本的カスコード電流ミラー１４カスコード電流ミラー１６カスコード電流ミラー２０電流ミラー２２電流源バイアス回路２４カスコード電流源２６，２８，３０入力端子３２，３４バイアス端子３６出力端子３８アース端子４０電流ミラー４２電流源バイアス回路４４出力電流源４６，４８入力端子５０バイアス回路５１電流ミラー５２ｎチャンネル電流源バイアス回路５４ｎチャンネル電流源回路５６ｐチャンネル電流源バイアス回路５８ｐチャンネル電流源回路６０，６２，６４出力端子６６，６８バイアス端子７０接続

Claims

【特許請求の範囲】

【請求項１】高スウィング電流ミラーであって、第１および第２のバイアス端子と出力端子とを有するカ
スコード電流源、およびバイアス回路であって、ゲート、ソース、およびドレインを有し、前記ドレイン
が前記ゲートへつながれたトランジスタＭ１、前記トランジスタＭ１のゲートおよびソースへそれぞれ
つながれたゲートおよびソースと、ドレインとを有する
トランジスタＭ２Ａ、互いにつながれ、且つ前記第２のバイアス端子へつなが
れたゲートおよびドレインと、前記トランジスタＭ２Ａ
のドレインへつながれたソースとを有するトランジスタ
Ｍ２Ｂ、および前記第１のバイアス端子へつながれたゲ
ートおよびドレインと、前記トランジスタＭ１およびＭ
２Ａのソースへつながれたソースとを有するトランジス
タＭ３Ａ、を含む前記バイアス回路、を含む高スウィング電流ミラ
ー。
【請求項２】請求項１記載の高スウィング電流ミラー
であって、前記トランジスタＭ１がデバイス相互コンダ
クタンスパラメータＫ_M1およびドレイン電流Ｉ_IN1を有
しており、前記トランジスタＭ２Ａがデバイス相互コン
ダクタンスパラメータＫ_M2Aおよびドレイン電流Ｉ_IN2
を有しており、そして前記トランジスタＭ３Ａがデバイ
ス相互コンダクタンスパラメータＫ_M3Aおよびドレイン
電流Ｉ _IN3を有しており、ここにおいてＫ_M1、Ｋ_M2A、
Ｋ_M3A、Ｉ_IN1、Ｉ_IN2、およびＩ_IN3が次の式に従っ
て選ばれることを特徴とする高スウィング電流ミラー。【数１】
【請求項３】請求項２記載の高スウィング電流ミラー
であって、前記カスコード電流源が出力端子と直列にカ
スコード接続されたトランジスタＭ４ＡおよびＭ４Ｂを
含んでおり、ここにおいてトランジスタＭ４Ａが前記第
１のバイアス端子を構成するゲートを有しており、また
トランジスタＭ４Ｂが前記第２のバイアス端子を構成す
るゲートを有していることを特徴とする高スウィング電
流ミラー。
【請求項４】請求項３記載の高スウィング電流ミラー
であって、前記トランジスタＭ４Ａがデバイス相互コン
ダクタンスパラメータＫ_M3Aに等しいデバイス相互コン
ダクタンスパラメータＫ_M4Aを有することを特徴とする
高スウィング電流ミラー。
【請求項５】請求項３記載の高スウィング電流ミラー
であって、前記トランジスタＭ２Ｂがデバイス相互コン
ダクタンスパラメータＫ_M2Bを有しており、前記トラン
ジスタＭ４Ｂがデバイス相互コンダクタンスパラメータ
Ｋ_M2Bに等しいデバイス相互コンダクタンスパラメータ
Ｋ_M6Bを有することを特徴とする高スウィング電流ミラ
ー。
【請求項６】請求項２記載の高スウィング電流ミラー
であって、更に、ゲート、ソース、およびドレインを含み、前記ゲートが
前記トランジスタＭ２Ｂのゲートへつながれているトラ
ンジスタＭ３Ｂ、を含み、ここにおいて、前記トランジスタＭ３Ａのゲートがトラ
ンジスタＭ３Ｂのドレインへつながれており、また、ト
ランジスタＭ３ＡのドレインがトランジスタＭ３Ｂのソ
ースへつながれていることを特徴とする高スウィング電
流ミラー。
【請求項７】請求項６記載の高スウィング電流ミラー
であって、前記トランジスタＭ２Ｂがデバイス相互コン
ダクタンスパラメータＫ_M2Bおよびドレイン電流Ｉ_IN2
を有しており、前記トランジスタＭ３Ｂがデバイス相互
コンダクタンスパラメータＫＭ３Ｂおよびドレイン電流
Ｉ_IN3を有しており、ここにおいてＫ _M2B、Ｋ_M3B、Ｉ
_IN2、およびＩ_IN3が次の式に従って選ばれることを特
徴とする高スウィング電流ミラー。【数２】
【請求項８】請求項２記載の高スウィング電流ミラー
であって、更に前記トランジスタＭ１のドレインへつな
がれて、前記ドレイン電流Ｉ_IN1を第１の電流レベルで
発生させる第１の基準電流源、前記トランジスタＭ２Ｂのドレインへつながれて、前記
ドレイン電流Ｉ_IN2を前記第１の電流レベルで発生させ
る第２の基準電流源、および前記トランジスタＭ３Ａの
ドレインへつながれて、前記ドレイン電流Ｉ_IN3を前記
第１の電流レベルで発生させる第３の基準電流源、を含
む高スウィング電流ミラー。
【請求項９】請求項２記載の高スウィング電流ミラー
であって、前記カスコード電流源が更に第３のバイアス端子を有し
ており、更に前記バイアス回路が更に、ゲート、ソース、およびドレインを有するトランジスタ
Ｍ５であって、トランジスタＭ５のゲートがトランジスタＭ５のドレイ
ンへつながれているトランジスタＭ５、ゲート、ソース、およびドレインを有するトランジスタ
Ｍ６Ａであって、トランジスタＭ６Ａのゲートおよびソースがそれぞれ、
トランジスタＭ５のゲートおよびソースへつながれてい
るトランジスタＭ６Ａ、前記第３のバイアス端子へつながれたゲートおよびドレ
インと、トランジスタＭ６Ａのドレインへつながれたソ
ースとを有するトランジスタＭ６Ｂ、およびトランジス
タＭ１およびＭ２Ａのゲートへつながれたゲート、トラ
ンジスタＭ１およびＭ２Ａのソースへつながれたソー
ス、およびトランジスタＭ５およびＭ６Ａのソースへつ
ながれたドレインを有するトランジスタＭ７、を含んで
いることを特徴とする高スウィング電流ミラー。
【請求項１０】請求項９記載の高スウィング電流ミラ
ーであって、前記トランジスタＭ５がドレイン電流Ｉ
_IN4を有しており、前記トランジスタＭ６ＡおよびＭ６
Ｂがドレイン電流Ｉ_IN5を有しており、そして前記トラ
ンジスタＭ７が次の式に従って選ばれたデバイス相互コ
ンダクタンスパラメータＫ_M7を有することを特徴とする
高スウィング電流ミラー。【数３】
【請求項１１】請求項９記載の高スウィング電流ミラ
ーであって、前記トランジスタＭ５がデバイス相互コン
ダクタンスパラメータＫ_M5およびドレイン電流Ｉ_IN4を
有しており、前記トランジスタＭ６Ａがデバイス相互コ
ンダクタンスパラメータＫ_M6Aおよびドレイン電流Ｉ
_IN5を有しており、そして前記トランジスタＭ２Ｂがデ
バイス相互コンダクタンスパラメータＫ_M2Bおよびドレ
イン電流Ｉ_IN2を有しており、ここにおいてＫ_M5、Ｋ
_M6A、Ｋ_M2B、Ｉ_IN4、Ｉ_IN5、およびＩ_IN2が次の式
に従って選ばれることを特徴とする高スウィング電流ミ
ラー。【数４】
【請求項１２】請求項１１記載の高スウィング電流ミ
ラーであって、前記バイアス回路が更に、トランジスタＭ２Ｂのドレインへカスコードにつながれ
て、前記第３のバイアス端子へつながれたゲートと、ト
ランジスタＭ２Ｂのゲートへつながれたドレインとを有
するトランジスタＭ２Ｃ、を含んでおり、ここにおいて、前記トランジスタＭ６Ｂがデバイス相互
コンダクタンスパラメータＫ_M6Bおよびドレイン電流Ｉ
_IN5を有しており、前記トランジスタＭ２Ｃがデバイス
相互コンダクタンスパラメータＫ_M2Cおよびドレイン電
流Ｉ_IN2を有しており、ここにおいてＫ_M6B、Ｋ_M2C、
Ｉ_IN5、およびＩ_IN2が次の式に従って選ばれることを
特徴とする高スウィング電流ミラー。【数５】
【請求項１３】請求項１１記載の高スウィング電流ミ
ラーであって、前記バイアス回路が更に、トランジスタＭ３Ａのドレインへカスコードにつながれ
て、前記第３のバイアス端子へつながれたゲートと、ト
ランジスタＭ３Ａのゲートへつながれたドレインとを有
するトランジスタＭ３Ｃ、を含んでおり、ここにおいて、前記トランジスタＭ６Ｂがデバイス相互
コンダクタンスパラメータＫ_M6Bおよびドレイン電流Ｉ
_IN5を有しており、前記トランジスタＭ３Ｃがデバイス
相互コンダクタンスパラメータＫ_M3Cおよびドレイン電
流Ｉ_IN3を有しており、ここにおいてＫ_M6B、Ｋ_M3C、
Ｉ_IN5、およびＩ_IN3が次の式に従って選ばれることを
特徴とする高スウィング電流ミラー。【数６】
【請求項１４】集積回路であって、第１および第２のバイアス端子と、出力端子とを有する
カスコード電流源、および電流源バイアス回路であっ
て、ゲート、ソース、およびドレインを有する第１のトラン
ジスタを含む第１のバイアス回路部分であって、前記ゲ
ートおよびドレインが前記第１のバイアス端子へつなが
れている第１のバイアス回路部分、および第２のバイア
ス回路部分であって、ゲート、ソース、およびドレインを有しており、前記ゲ
ートおよびドレインが一緒につながれており、前記ソー
スが前記第１のトランジスタのソースへつながれている
第２のトランジスタ、前記第２のトランジスタのゲートへつながれたゲート、
前記第２のトランジスタのソースへつながれたソース、
およびドレインを有する第３のトランジスタ、およびゲ
ート、前記第２のバイアス端子へつながれたドレイン、
および前記第３のトランジスタのドレインへつながれた
ソースを有する第４のトランジスタ、を含む第２のバイアス回路部分、を含む電流源バイアス
回路、を含むことを特徴とする集積回路。