JPH1188177A - デジタル／アナログ変換器 - Google Patents
デジタル／アナログ変換器Info
- Publication number
- JPH1188177A JPH1188177A JP9257731A JP25773197A JPH1188177A JP H1188177 A JPH1188177 A JP H1188177A JP 9257731 A JP9257731 A JP 9257731A JP 25773197 A JP25773197 A JP 25773197A JP H1188177 A JPH1188177 A JP H1188177A
- Authority
- JP
- Japan
- Prior art keywords
- digital
- input
- analog converter
- current
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
- H03M1/0643—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the spatial domain
- H03M1/0648—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the spatial domain by arranging the quantisation value generators in a non-sequential pattern layout, e.g. symmetrical
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 デジタル／アナログ変換の特性を良くす
る。 【解決手段】複数のカレントミラー（Ｔｒ０＋Ｔｒ１，
Ｔｒ０＋Ｔｒ２，…）とその選択手段３１とを有したＤ
／Ａ変換器において、カレントミラーの入力側トランジ
スタＴｒ０が中央に配置され、電源ライン１への給電が
端部から行われ、選択手段３１が左右のものを交互に選
択していく。直線性が良くなり、理想状態からの乖離も
少なくなる。
る。 【解決手段】複数のカレントミラー（Ｔｒ０＋Ｔｒ１，
Ｔｒ０＋Ｔｒ２，…）とその選択手段３１とを有したＤ
／Ａ変換器において、カレントミラーの入力側トランジ
スタＴｒ０が中央に配置され、電源ライン１への給電が
端部から行われ、選択手段３１が左右のものを交互に選
択していく。直線性が良くなり、理想状態からの乖離も
少なくなる。
Description
【０００１】
【発明の属する技術分野】この発明は、複数のカレント
ミラーとその選択手段とを含む電流セル型のデジタル／
アナログ変換器に関し、詳しくは、カレントミラーへの
給電等を担う導電線の寄生抵抗の影響を考慮したデジタ
ル／アナログ変換器に関する。
ミラーとその選択手段とを含む電流セル型のデジタル／
アナログ変換器に関し、詳しくは、カレントミラーへの
給電等を担う導電線の寄生抵抗の影響を考慮したデジタ
ル／アナログ変換器に関する。
【０００２】
【従来の技術】図６に、６個のカレントミラーを持った
電流セル型のデジタル／アナログ変換器を示したが、同
図（ａ）はその回路図であり、（ｂ）は横軸にデジタル
入力Ｄを採り縦軸にアナログ出力Ａを採ったグラフであ
る。なお、同図（ｃ）はビット数を増やした一般的な特
性図である。
電流セル型のデジタル／アナログ変換器を示したが、同
図（ａ）はその回路図であり、（ｂ）は横軸にデジタル
入力Ｄを採り縦軸にアナログ出力Ａを採ったグラフであ
る。なお、同図（ｃ）はビット数を増やした一般的な特
性図である。
【０００３】このデジタル／アナログ変換器は、６対の
トランジスタＴｒ０＋Ｔｒ１，Ｔｒ０＋Ｔｒ２，〜，Ｔ
ｒ０＋Ｔｒ６（複数のカレントミラー）と、デジタル入
力Ｄをデコードしてそれぞれのカレントミラーへの選択
信号を生成し出力するデコーダ３（選択手段）とを有
し、選択信号にて選択されたトランジスタＴｒ１〜Ｔｒ
６についての総出力電流をアナログ出力Ａとすること
で、デジタル入力Ｄに応じたアナログ出力Ａを生成する
に際してデジタル入力Ｄに応じて複数のカレントミラー
それぞれの出力電流ｉ１〜ｉ６を選択的にアナログ出力
Ａに反映させるのである。
トランジスタＴｒ０＋Ｔｒ１，Ｔｒ０＋Ｔｒ２，〜，Ｔ
ｒ０＋Ｔｒ６（複数のカレントミラー）と、デジタル入
力Ｄをデコードしてそれぞれのカレントミラーへの選択
信号を生成し出力するデコーダ３（選択手段）とを有
し、選択信号にて選択されたトランジスタＴｒ１〜Ｔｒ
６についての総出力電流をアナログ出力Ａとすること
で、デジタル入力Ｄに応じたアナログ出力Ａを生成する
に際してデジタル入力Ｄに応じて複数のカレントミラー
それぞれの出力電流ｉ１〜ｉ６を選択的にアナログ出力
Ａに反映させるのである。
【０００４】詳述すると、トランジスタＴｒ０は、カレ
ントミラーの入力側トランジスタとなるＭＯＳトランジ
スタであり、ドレインが電源ライン１に接続され、ソー
スが基準電流ｉ０の定電流源２に接続され、ゲートが各
トランジスタＴｒ１〜Ｔｒ６のゲートに接続されてい
る。このようなトランジスタＴｒ０は、基準の定電流を
流す入力側トランジスタとなっている。
ントミラーの入力側トランジスタとなるＭＯＳトランジ
スタであり、ドレインが電源ライン１に接続され、ソー
スが基準電流ｉ０の定電流源２に接続され、ゲートが各
トランジスタＴｒ１〜Ｔｒ６のゲートに接続されてい
る。このようなトランジスタＴｒ０は、基準の定電流を
流す入力側トランジスタとなっている。
【０００５】トランジスタＴｒ１は、カレントミラーの
出力側トランジスタとなるＭＯＳトランジスタであり、
ドレインが電源ライン１に接続され、ミラー電流ｉ１の
流れるソースがスイッチＳＷ１を介してアナログ出力Ａ
のラインに接続されている。トランジスタＴｒ２も、カ
レントミラーの出力側トランジスタとなるＭＯＳトラン
ジスタであり、ドレインが電源ライン１に接続され、ミ
ラー電流ｉ１の流れるソースがスイッチＳＷ２を介して
アナログ出力Ａのラインに接続されている。他のトラン
ジスタＴｒ３〜Ｔｒ６も、ミラー電流ｉ１の流れるソー
スに介挿されたスイッチＳＷ３〜ＳＷ６が個別のもので
ある以外、同様である。
出力側トランジスタとなるＭＯＳトランジスタであり、
ドレインが電源ライン１に接続され、ミラー電流ｉ１の
流れるソースがスイッチＳＷ１を介してアナログ出力Ａ
のラインに接続されている。トランジスタＴｒ２も、カ
レントミラーの出力側トランジスタとなるＭＯＳトラン
ジスタであり、ドレインが電源ライン１に接続され、ミ
ラー電流ｉ１の流れるソースがスイッチＳＷ２を介して
アナログ出力Ａのラインに接続されている。他のトラン
ジスタＴｒ３〜Ｔｒ６も、ミラー電流ｉ１の流れるソー
スに介挿されたスイッチＳＷ３〜ＳＷ６が個別のもので
ある以外、同様である。
【０００６】このようなトランジスタＴｒ１〜Ｔｒ６
は、入力側トランジスタを共通にする複数の出力側トラ
ンジスタとなっている。そして、これらのトランジスタ
対Ｔｒ０＋Ｔｒ１，〜，Ｔｒ０＋Ｔｒ６は一部が重複し
た複数のカレントミラーとなっており、それぞれの出力
電流ｉ１〜ｉ６は、各スイッチＳＷ１〜ＳＷ６の切換状
態が導通状態になっているか遮断状態になっているかに
応じてアナログ出力Ａに含まれたり含まれなかったりす
るようになっている。
は、入力側トランジスタを共通にする複数の出力側トラ
ンジスタとなっている。そして、これらのトランジスタ
対Ｔｒ０＋Ｔｒ１，〜，Ｔｒ０＋Ｔｒ６は一部が重複し
た複数のカレントミラーとなっており、それぞれの出力
電流ｉ１〜ｉ６は、各スイッチＳＷ１〜ＳＷ６の切換状
態が導通状態になっているか遮断状態になっているかに
応じてアナログ出力Ａに含まれたり含まれなかったりす
るようになっている。
【０００７】デコーダ３は、カレントミラーへの選択信
号すなわち各スイッチＳＷ１〜ＳＷ６の切換状態を制御
するに際し、デジタル入力Ｄに対応した個数のスイッチ
を単純な手順で導通させるものである。具体的には、デ
ジタル入力Ｄの値が“０”から“１”，“２”，
“３”，“４”，“５”，“６”と増加したとき、各時
点で順次、スイッチＳＷ１，スイッチＳＷ２，スイッチ
ＳＷ３，スイッチＳＷ４，スイッチＳＷ５，スイッチＳ
Ｗ６を遮断状態から導通状態へ切り換えていく。デジタ
ル入力Ｄの値が減少したときには逆順で遮断させるので
ある。このようなデコーダ３は、デジタル入力Ｄの漸増
又は漸減に応じて入力側トランジスタＴｒ０の近くのも
のから順に選択していくものとなっている（ＳＷ１→Ｓ
Ｗ２→ＳＷ３→ＳＷ４→ＳＷ５→ＳＷ６）。
号すなわち各スイッチＳＷ１〜ＳＷ６の切換状態を制御
するに際し、デジタル入力Ｄに対応した個数のスイッチ
を単純な手順で導通させるものである。具体的には、デ
ジタル入力Ｄの値が“０”から“１”，“２”，
“３”，“４”，“５”，“６”と増加したとき、各時
点で順次、スイッチＳＷ１，スイッチＳＷ２，スイッチ
ＳＷ３，スイッチＳＷ４，スイッチＳＷ５，スイッチＳ
Ｗ６を遮断状態から導通状態へ切り換えていく。デジタ
ル入力Ｄの値が減少したときには逆順で遮断させるので
ある。このようなデコーダ３は、デジタル入力Ｄの漸増
又は漸減に応じて入力側トランジスタＴｒ０の近くのも
のから順に選択していくものとなっている（ＳＷ１→Ｓ
Ｗ２→ＳＷ３→ＳＷ４→ＳＷ５→ＳＷ６）。
【０００８】このようなデジタル／アナログ変換器は、
各カレントミラーが理想的に動作すれば、各電流ｉ１〜
ｉ６が総て等しくなって、デジタル入力Ｄの値“０”，
“１”〜“６”に対するアナログ出力Ａの電流値「ｉ
１」，「ｉ１＋ｉ２」〜「ｉ１＋ｉ２＋ｉ３＋ｉ４＋ｉ
５＋ｉ６」は段差の揃った階段状のものとなる（図６
（ｂ）の二点鎖線グラフ参照）。そして、デジタル入力
Ｄのビット数の多さに合わせてカレントミラーの数を増
やしただけの同様のデジタル／アナログ変換器について
は、右上に伸びた一直線状のものとなる（図６（ｃ）の
二点鎖線グラフ参照）。
各カレントミラーが理想的に動作すれば、各電流ｉ１〜
ｉ６が総て等しくなって、デジタル入力Ｄの値“０”，
“１”〜“６”に対するアナログ出力Ａの電流値「ｉ
１」，「ｉ１＋ｉ２」〜「ｉ１＋ｉ２＋ｉ３＋ｉ４＋ｉ
５＋ｉ６」は段差の揃った階段状のものとなる（図６
（ｂ）の二点鎖線グラフ参照）。そして、デジタル入力
Ｄのビット数の多さに合わせてカレントミラーの数を増
やしただけの同様のデジタル／アナログ変換器について
は、右上に伸びた一直線状のものとなる（図６（ｃ）の
二点鎖線グラフ参照）。
【０００９】ところが、電源ライン１には寄生抵抗が存
在するうえ、これには可成り大きな電流が流れることか
ら、電源ライン１の抵抗値を無視可能なまで十分に下げ
ることの出来ないような状況では、デジタル／アナログ
変換器の変換特性が理想状態から乖離して来る。このよ
うな電源ライン１は、電源電圧Ｖｄｄの印加端子（給電
点）からトランジスタＴｒ０への導電線と、この導電線
の途中から分岐したトランジスタＴｒ１への導電線と、
この導電線の途中から分岐したトランジスタＴｒ２への
導電線と、同様にして順に直前の導電線の途中から分岐
したトランジスタＴｒ３〜Ｔｒ６への導電線とを含むも
のである。
在するうえ、これには可成り大きな電流が流れることか
ら、電源ライン１の抵抗値を無視可能なまで十分に下げ
ることの出来ないような状況では、デジタル／アナログ
変換器の変換特性が理想状態から乖離して来る。このよ
うな電源ライン１は、電源電圧Ｖｄｄの印加端子（給電
点）からトランジスタＴｒ０への導電線と、この導電線
の途中から分岐したトランジスタＴｒ１への導電線と、
この導電線の途中から分岐したトランジスタＴｒ２への
導電線と、同様にして順に直前の導電線の途中から分岐
したトランジスタＴｒ３〜Ｔｒ６への導電線とを含むも
のである。
【００１０】この場合、各導電線に分布して配線抵抗Ｒ
ａ〜Ｒｆ，Ｒ０〜Ｒ６等が寄生するので、その影響によ
って各電流値ｉ１〜ｉ６はｉ１＞ｉ２＞ｉ３＞ｉ４＞ｉ
５＞ｉ６＞ｉ７と順次低下してしまいがちとなる。この
ため、このようなデジタル／アナログ変換器では、デジ
タル入力Ｄに応じたアナログ出力Ａは段差の不揃いなも
のとなる（図６（ｂ）の実線グラフ参照）。そして、デ
ジタル入力Ｄのビット数の多い一般的な特性について
は、値の大きな右上に行くほど理想状態から下へ離れた
曲線状のものとなる（図６（ｃ）の実線グラフ参照）。
ａ〜Ｒｆ，Ｒ０〜Ｒ６等が寄生するので、その影響によ
って各電流値ｉ１〜ｉ６はｉ１＞ｉ２＞ｉ３＞ｉ４＞ｉ
５＞ｉ６＞ｉ７と順次低下してしまいがちとなる。この
ため、このようなデジタル／アナログ変換器では、デジ
タル入力Ｄに応じたアナログ出力Ａは段差の不揃いなも
のとなる（図６（ｂ）の実線グラフ参照）。そして、デ
ジタル入力Ｄのビット数の多い一般的な特性について
は、値の大きな右上に行くほど理想状態から下へ離れた
曲線状のものとなる（図６（ｃ）の実線グラフ参照）。
【００１１】なお、このような導電線の寄生抵抗による
悪影響に対処するものとして、特開平７−１５４２６０
号公報記載のものが知られている。これは、各カレント
ミラーの出力電流を揃えるために、給電点および各導電
線を二重化したうえで各経路長の和が等しくなるように
レイアウトするというものである。
悪影響に対処するものとして、特開平７−１５４２６０
号公報記載のものが知られている。これは、各カレント
ミラーの出力電流を揃えるために、給電点および各導電
線を二重化したうえで各経路長の和が等しくなるように
レイアウトするというものである。
【００１２】
【発明が解決しようとする課題】しかしながら、このよ
うな手法だけで総ての不都合が解決されるとは言い切れ
無い。給電点や各導電線の二重化が困難な場合もあるか
らである。また、例え二重化が可能であっても、それに
よる電源端子や配線領域などの増加すら好ましく無いこ
ともある。さらに、そのような経路の配線レイアウトが
面倒で設計上の負担にもなりうる。このため、導電線の
寄生抵抗による変換特性への悪影響に対処するに際し、
二重化等の従来手法の採用は回避したい。
うな手法だけで総ての不都合が解決されるとは言い切れ
無い。給電点や各導電線の二重化が困難な場合もあるか
らである。また、例え二重化が可能であっても、それに
よる電源端子や配線領域などの増加すら好ましく無いこ
ともある。さらに、そのような経路の配線レイアウトが
面倒で設計上の負担にもなりうる。このため、導電線の
寄生抵抗による変換特性への悪影響に対処するに際し、
二重化等の従来手法の採用は回避したい。
【００１３】特に、微細化・高集積化の進展が凄まじい
ＬＳＩへの実装に際しては、端子数や配線領域さらには
そのレイアウト等の設計内容に対する制約が厳しいばか
りか、設計工数に対する制約も厳しいので、慎重に対処
する必要がある。そこで、給電点等の増加を伴うこと無
くデジタル／アナログ変換器の変換特性の改善を図るこ
とが重要な課題となる。
ＬＳＩへの実装に際しては、端子数や配線領域さらには
そのレイアウト等の設計内容に対する制約が厳しいばか
りか、設計工数に対する制約も厳しいので、慎重に対処
する必要がある。そこで、給電点等の増加を伴うこと無
くデジタル／アナログ変換器の変換特性の改善を図るこ
とが重要な課題となる。
【００１４】この発明は、このような課題を解決するた
めになされたものであり、変換特性の良いデジタル／ア
ナログ変換器を実現することを目的とする。
めになされたものであり、変換特性の良いデジタル／ア
ナログ変換器を実現することを目的とする。
【００１５】
【課題を解決するための手段】このような課題を解決す
るために発明された第１乃至第５の解決手段について、
その構成および作用効果を以下に説明する。
るために発明された第１乃至第５の解決手段について、
その構成および作用効果を以下に説明する。
【００１６】［第１の解決手段］第１の解決手段のデジ
タル／アナログ変換器は（、出願当初の請求項１に記載
の如く）、（基準の定電流を流す）入力側トランジスタ
（及びこの入力側トランジスタ）を共通にする（複数の
出力側トランジスタからなり一部重複している）複数の
カレントミラーを有してデジタル入力に応じたアナログ
出力を生成するデジタル／アナログ変換器において、
（前記複数のカレントミラーへの導電線を基準として）
前記入力側トランジスタが前記複数のカレントミラーの
（実質的な即ち前記導電線の寄生抵抗がバランスよく分
散されるような）中央に配置されていることを特徴とす
るものである。
タル／アナログ変換器は（、出願当初の請求項１に記載
の如く）、（基準の定電流を流す）入力側トランジスタ
（及びこの入力側トランジスタ）を共通にする（複数の
出力側トランジスタからなり一部重複している）複数の
カレントミラーを有してデジタル入力に応じたアナログ
出力を生成するデジタル／アナログ変換器において、
（前記複数のカレントミラーへの導電線を基準として）
前記入力側トランジスタが前記複数のカレントミラーの
（実質的な即ち前記導電線の寄生抵抗がバランスよく分
散されるような）中央に配置されていることを特徴とす
るものである。
【００１７】このような第１の解決手段のデジタル／ア
ナログ変換器にあっては、入力側トランジスタへの導電
線のところから出力側トランジスタへの導電線に至る経
路が分断・分散されることから、各経路における導電線
の寄生抵抗について見ると抵抗値の大きかったもののう
ち可成りのものの抵抗値が小さくなるので、抵抗値の小
さめのところに多く集まった分布状態となる。
ナログ変換器にあっては、入力側トランジスタへの導電
線のところから出力側トランジスタへの導電線に至る経
路が分断・分散されることから、各経路における導電線
の寄生抵抗について見ると抵抗値の大きかったもののう
ち可成りのものの抵抗値が小さくなるので、抵抗値の小
さめのところに多く集まった分布状態となる。
【００１８】これにより、各カレントミラーの出力電流
のばらつきが少なくなり、デジタル／アナログ変換特性
のグラフにおける曲がりが減少して、その直線性が増す
こととなる。したがって、この発明によれば、変換特性
について直線性の良いデジタル／アナログ変換器を実現
することができる。
のばらつきが少なくなり、デジタル／アナログ変換特性
のグラフにおける曲がりが減少して、その直線性が増す
こととなる。したがって、この発明によれば、変換特性
について直線性の良いデジタル／アナログ変換器を実現
することができる。
【００１９】［第２の解決手段］第２の解決手段のデジ
タル／アナログ変換器は（、出願当初の請求項２に記載
の如く）、（基準の定電流を流す）入力側トランジスタ
（及びこの入力側トランジスタ）を共通にする（複数の
出力側トランジスタからなり一部重複している）複数の
カレントミラーと、デジタル入力に応じて前記複数のカ
レントミラーそれぞれの出力電流を選択的にアナログ出
力に反映させる選択手段とを有したデジタル／アナログ
変換器において、前記選択手段は、前記デジタル入力の
漸増又は漸減に応じて前記入力側トランジスタから（前
記複数のカレントミラーへの導電線の寄生抵抗を基準に
して見て）遠近のものを交互に選択していくものである
ことを特徴とする。
タル／アナログ変換器は（、出願当初の請求項２に記載
の如く）、（基準の定電流を流す）入力側トランジスタ
（及びこの入力側トランジスタ）を共通にする（複数の
出力側トランジスタからなり一部重複している）複数の
カレントミラーと、デジタル入力に応じて前記複数のカ
レントミラーそれぞれの出力電流を選択的にアナログ出
力に反映させる選択手段とを有したデジタル／アナログ
変換器において、前記選択手段は、前記デジタル入力の
漸増又は漸減に応じて前記入力側トランジスタから（前
記複数のカレントミラーへの導電線の寄生抵抗を基準に
して見て）遠近のものを交互に選択していくものである
ことを特徴とする。
【００２０】このような第２の解決手段のデジタル／ア
ナログ変換器にあっては、デジタル入力の漸増又は漸減
に応じて、単に遠くのものから近くのものへ順次選択さ
れたり、逆に近くのものから遠くのものへとやはり順次
選択されたりするので無く、入力側トランジスタから遠
近のものが交互に選択される。
ナログ変換器にあっては、デジタル入力の漸増又は漸減
に応じて、単に遠くのものから近くのものへ順次選択さ
れたり、逆に近くのものから遠くのものへとやはり順次
選択されたりするので無く、入力側トランジスタから遠
近のものが交互に選択される。
【００２１】一般に遠いカレントミラーの出力電流ほど
電流値が低下しがちなため単なる順次選択では電流値の
相対的に大きいものだけや小さいものだけが連続して選
択されてしまいそれらの和について見ると最初・中間・
最後で大きな差が出てしまうのであるが、これに対し、
遠近のものが交互に選択されると、選択中のカレントミ
ラーの出力電流の和は、大小が逐次相殺しあうので、差
が大きく積算されないようになる。
電流値が低下しがちなため単なる順次選択では電流値の
相対的に大きいものだけや小さいものだけが連続して選
択されてしまいそれらの和について見ると最初・中間・
最後で大きな差が出てしまうのであるが、これに対し、
遠近のものが交互に選択されると、選択中のカレントミ
ラーの出力電流の和は、大小が逐次相殺しあうので、差
が大きく積算されないようになる。
【００２２】これにより、デジタル／アナログ変換特性
のグラフにおける最初・中間・最後の何れについて見て
も、複数の段差、特に偶数個の段差に関しては差が可成
り解消されることとなる。したがって、この発明によれ
ば、変換特性のほぼ全範囲に亘って直線性の良いデジタ
ル／アナログ変換器を実現することができる。
のグラフにおける最初・中間・最後の何れについて見て
も、複数の段差、特に偶数個の段差に関しては差が可成
り解消されることとなる。したがって、この発明によれ
ば、変換特性のほぼ全範囲に亘って直線性の良いデジタ
ル／アナログ変換器を実現することができる。
【００２３】［第３の解決手段］第３の解決手段のデジ
タル／アナログ変換器は（、出願当初の請求項３に記載
の如く）、上記の第１の解決手段のデジタル／アナログ
変換器であって、前記複数のカレントミラー（のうちの
一部のもの望ましくは半数のもの）の出力側トランジス
タへの導電線となる分岐が（給電点から）前記入力側ト
ランジスタへの導電線上に複数設けられていることを特
徴とするものである。
タル／アナログ変換器は（、出願当初の請求項３に記載
の如く）、上記の第１の解決手段のデジタル／アナログ
変換器であって、前記複数のカレントミラー（のうちの
一部のもの望ましくは半数のもの）の出力側トランジス
タへの導電線となる分岐が（給電点から）前記入力側ト
ランジスタへの導電線上に複数設けられていることを特
徴とするものである。
【００２４】このような第３の解決手段のデジタル／ア
ナログ変換器にあっては、前提の第１解決手段に基づい
て導電線が分散されるとともに、複数のカレントミラー
のうちその出力側トランジスタへの導電線となる分岐が
給電点から入力側トランジスタへの導電線上に設けられ
たものの出力電流についてはそうでないものと逆の傾向
が見られることから、すなわち遠いものほど電流値が増
加するという傾向が見られることから、増減する両者が
互いに相殺しあって出力電流の総和すなわちアナログ出
力の最大値は理想値に一致するか少なくとも近づくよう
になる。
ナログ変換器にあっては、前提の第１解決手段に基づい
て導電線が分散されるとともに、複数のカレントミラー
のうちその出力側トランジスタへの導電線となる分岐が
給電点から入力側トランジスタへの導電線上に設けられ
たものの出力電流についてはそうでないものと逆の傾向
が見られることから、すなわち遠いものほど電流値が増
加するという傾向が見られることから、増減する両者が
互いに相殺しあって出力電流の総和すなわちアナログ出
力の最大値は理想値に一致するか少なくとも近づくよう
になる。
【００２５】これにより、導電線と共に寄生抵抗が分散
されてその影響が緩和されることに加えて、デジタル／
アナログ変換特性のグラフにおける少なくとも最初およ
び最後については、理想状態のグラフに一致又は接近さ
せ得ることとなる。したがって、この発明によれば、変
換特性について理想状態からの乖離の少ないデジタル／
アナログ変換器を実現することができる。
されてその影響が緩和されることに加えて、デジタル／
アナログ変換特性のグラフにおける少なくとも最初およ
び最後については、理想状態のグラフに一致又は接近さ
せ得ることとなる。したがって、この発明によれば、変
換特性について理想状態からの乖離の少ないデジタル／
アナログ変換器を実現することができる。
【００２６】［第４の解決手段］第４の解決手段のデジ
タル／アナログ変換器は（、出願当初の請求項４に記載
の如く）、上記の第１，第３の解決手段のデジタル／ア
ナログ変換器であって、前記デジタル入力に応じて前記
複数のカレントミラーそれぞれの出力電流を選択的に前
記アナログ出力に反映させる選択手段が設けられ、しか
も、この選択手段は、前記デジタル入力の漸増又は漸減
に応じて前記入力側トランジスタの（ところから前記複
数のカレントミラーへの導電線に沿って上下あるいは左
右等の何れかの基準方向について見たときの）反対側の
ものを交互に選択していくものとなっている。
タル／アナログ変換器は（、出願当初の請求項４に記載
の如く）、上記の第１，第３の解決手段のデジタル／ア
ナログ変換器であって、前記デジタル入力に応じて前記
複数のカレントミラーそれぞれの出力電流を選択的に前
記アナログ出力に反映させる選択手段が設けられ、しか
も、この選択手段は、前記デジタル入力の漸増又は漸減
に応じて前記入力側トランジスタの（ところから前記複
数のカレントミラーへの導電線に沿って上下あるいは左
右等の何れかの基準方向について見たときの）反対側の
ものを交互に選択していくものとなっている。
【００２７】このような第４の解決手段のデジタル／ア
ナログ変換器にあっては、デジタル入力の漸増又は漸減
に応じて、入力側トランジスタの反対側のものが交互に
選択されると、電流理想値よりも出力電流の増加したも
のと低下したものとが交互に選択されることとなる。こ
れにより、デジタル／アナログ変換特性のグラフにおけ
る中間でもそのグラフは理想状態の直線グラフを逐次上
下してそこから大きく離れることが無い。したがって、
この発明によれば、変換特性のほぼ全範囲に亘って理想
状態からの乖離の少ないデジタル／アナログ変換器を実
現することができる。
ナログ変換器にあっては、デジタル入力の漸増又は漸減
に応じて、入力側トランジスタの反対側のものが交互に
選択されると、電流理想値よりも出力電流の増加したも
のと低下したものとが交互に選択されることとなる。こ
れにより、デジタル／アナログ変換特性のグラフにおけ
る中間でもそのグラフは理想状態の直線グラフを逐次上
下してそこから大きく離れることが無い。したがって、
この発明によれば、変換特性のほぼ全範囲に亘って理想
状態からの乖離の少ないデジタル／アナログ変換器を実
現することができる。
【００２８】［第５の解決手段］第５の解決手段のデジ
タル／アナログ変換器は（、出願当初の請求項５に記載
の如く）、上記の第１〜第４の解決手段のデジタル／ア
ナログ変換器であって、前記複数のカレントミラーへの
導電線が（全部または少なくとも一部は）網状となって
いることを特徴とするものである。
タル／アナログ変換器は（、出願当初の請求項５に記載
の如く）、上記の第１〜第４の解決手段のデジタル／ア
ナログ変換器であって、前記複数のカレントミラーへの
導電線が（全部または少なくとも一部は）網状となって
いることを特徴とするものである。
【００２９】このような第５の解決手段のデジタル／ア
ナログ変換器にあっては、各カレントミラーへの給電を
担う導電線は、一の直線や曲線からなる単線状に配線さ
れて直列に分布した寄生抵抗を持つような構造に限定さ
れること無く、マトリクス状や同心円状などの網状に配
線されることにより、その全部または少なくとも一部の
寄生抵抗が並列に分布してその抵抗値が下がり、その分
だけ悪影響が緩和されるので、上述した各解決手段の作
用効果を強化することに役立つこととなる。
ナログ変換器にあっては、各カレントミラーへの給電を
担う導電線は、一の直線や曲線からなる単線状に配線さ
れて直列に分布した寄生抵抗を持つような構造に限定さ
れること無く、マトリクス状や同心円状などの網状に配
線されることにより、その全部または少なくとも一部の
寄生抵抗が並列に分布してその抵抗値が下がり、その分
だけ悪影響が緩和されるので、上述した各解決手段の作
用効果を強化することに役立つこととなる。
【００３０】しかも、この場合、経路長の一致は必須と
されていないので、配線レイアウトの作業負担は比較的
軽くて済む。したがって、この発明によれば、直線性お
よび乖離度双方の観点から変換特性を一層改善すること
が容易にできる。
されていないので、配線レイアウトの作業負担は比較的
軽くて済む。したがって、この発明によれば、直線性お
よび乖離度双方の観点から変換特性を一層改善すること
が容易にできる。
【００３１】
【発明の実施の形態】このような解決手段で達成された
本発明のデジタル／アナログ変換器についての実施形態
は、上述した解決手段のデジタル／アナログ変換器であ
って、単独で又は他の回路と共にＩＣ（半導体集積回
路）内に設けられていることを特徴とする。この場合、
給電を担う導電線の配線パターンを多少細くしても、そ
こに寄生する不所望な分布抵抗による悪影響が従来より
少なくて済む。また、電源端子用にＩＣの外部ピンやそ
のボンディングパッド領域を増やさなくて済む。したが
って、Ｄ／Ａ変換の特性を維持・向上させながらＩＣの
集積度を上げることも可能となる。
本発明のデジタル／アナログ変換器についての実施形態
は、上述した解決手段のデジタル／アナログ変換器であ
って、単独で又は他の回路と共にＩＣ（半導体集積回
路）内に設けられていることを特徴とする。この場合、
給電を担う導電線の配線パターンを多少細くしても、そ
こに寄生する不所望な分布抵抗による悪影響が従来より
少なくて済む。また、電源端子用にＩＣの外部ピンやそ
のボンディングパッド領域を増やさなくて済む。したが
って、Ｄ／Ａ変換の特性を維持・向上させながらＩＣの
集積度を上げることも可能となる。
【００３２】
【実施例】本発明のデジタル／アナログ変換器の第１実
施例〜第５実施例について説明する。第１実施例は、上
述の第１解決手段を具現化したものであり、第２実施例
は、第１解決手段および第２解決手段を具現化したもの
であり、第３実施例は、第１解決手段を前提とする第３
解決手段を具現化したものであり、第４実施例は、第１
解決手段を前提とする第３解決手段および第４解決手段
を具現化したものであり、第５実施例は、第１解決手段
を前提とする第５解決手段を具現化したものである。な
お、各実施例の図示に際し従来のものと同一の構成要素
には同一の符号を付して示したのでその再度の説明は割
愛して、以下、従来例との相違点を中心に述べる。
施例〜第５実施例について説明する。第１実施例は、上
述の第１解決手段を具現化したものであり、第２実施例
は、第１解決手段および第２解決手段を具現化したもの
であり、第３実施例は、第１解決手段を前提とする第３
解決手段を具現化したものであり、第４実施例は、第１
解決手段を前提とする第３解決手段および第４解決手段
を具現化したものであり、第５実施例は、第１解決手段
を前提とする第５解決手段を具現化したものである。な
お、各実施例の図示に際し従来のものと同一の構成要素
には同一の符号を付して示したのでその再度の説明は割
愛して、以下、従来例との相違点を中心に述べる。
【００３３】本発明のデジタル／アナログ変換器の第１
実施例について、図１（ａ）に示した回路図を引用し
て、その構成を説明する。このデジタル／アナログ変換
器が図６（ａ）の従来例と相違するのは、トランジスタ
Ｔｒ０及びこれに直接的に接続された定電流源２や電源
電圧Ｖｄｄの端子からの導電線が図中の左端すなわちト
ランジスタＴｒ１の隣からトランジスタＴｒ３とトラン
ジスタＴｒ４との間すなわち図中の中央に移されている
点である。これにより、このデジタル／アナログ変換器
は、入力側トランジスタが複数のカレントミラーの中央
に配置されたものとなっている。
実施例について、図１（ａ）に示した回路図を引用し
て、その構成を説明する。このデジタル／アナログ変換
器が図６（ａ）の従来例と相違するのは、トランジスタ
Ｔｒ０及びこれに直接的に接続された定電流源２や電源
電圧Ｖｄｄの端子からの導電線が図中の左端すなわちト
ランジスタＴｒ１の隣からトランジスタＴｒ３とトラン
ジスタＴｒ４との間すなわち図中の中央に移されている
点である。これにより、このデジタル／アナログ変換器
は、入力側トランジスタが複数のカレントミラーの中央
に配置されたものとなっている。
【００３４】その結果、各カレントミラーの出力側トラ
ンジスタＴｒ１〜Ｔｒ６への電源ライン１が、共通の入
力側トランジスタＴｒ０への導電線を境にして左右に分
けられることとなり、電源ライン１に分布して寄生する
配線抵抗Ｒａ〜Ｒｆ，Ｒ０〜Ｒ６も左右に分散された状
態となる。そして、トランジスタＴｒ１〜Ｔｒ６の出力
電流は、ｉ３ ｉ４＞ｉ２ ｉ５＞ｉ１ ｉ６となる。
しかも、その最大と最小との差は従来例におけるそれの
概ね半分に過ぎない。
ンジスタＴｒ１〜Ｔｒ６への電源ライン１が、共通の入
力側トランジスタＴｒ０への導電線を境にして左右に分
けられることとなり、電源ライン１に分布して寄生する
配線抵抗Ｒａ〜Ｒｆ，Ｒ０〜Ｒ６も左右に分散された状
態となる。そして、トランジスタＴｒ１〜Ｔｒ６の出力
電流は、ｉ３ ｉ４＞ｉ２ ｉ５＞ｉ１ ｉ６となる。
しかも、その最大と最小との差は従来例におけるそれの
概ね半分に過ぎない。
【００３５】このような構成のデジタル／アナログ変換
器について、その使用態様及び動作を、図面を引用して
説明する。図１（ｂ）は、変換特性を示すために横軸に
デジタル入力を採り縦軸にアナログ出力を採ったグラフ
である。なお、同図（ｃ）はビット数を増やしたときの
一般的な特性図である。
器について、その使用態様及び動作を、図面を引用して
説明する。図１（ｂ）は、変換特性を示すために横軸に
デジタル入力を採り縦軸にアナログ出力を採ったグラフ
である。なお、同図（ｃ）はビット数を増やしたときの
一般的な特性図である。
【００３６】この場合、デジタル入力Ｄが値“０”から
値“１”，“２”，“３”，“４”，“５”，“６”と
変化すると、それに対するアナログ出力Ａの電流値「ｉ
１」，「ｉ１＋ｉ２」〜「ｉ１＋ｉ２＋ｉ３＋ｉ４＋ｉ
５＋ｉ６」は、段差の揃った階段状のもの（図１
（ｂ），（ｃ）の一点鎖線グラフ参照）を基準にして見
ると前半のところは低めとなるが中間で追いつき後半で
は高めとなり最後に再び一致する（同図の実線グラフ参
照）。
値“１”，“２”，“３”，“４”，“５”，“６”と
変化すると、それに対するアナログ出力Ａの電流値「ｉ
１」，「ｉ１＋ｉ２」〜「ｉ１＋ｉ２＋ｉ３＋ｉ４＋ｉ
５＋ｉ６」は、段差の揃った階段状のもの（図１
（ｂ），（ｃ）の一点鎖線グラフ参照）を基準にして見
ると前半のところは低めとなるが中間で追いつき後半で
は高めとなり最後に再び一致する（同図の実線グラフ参
照）。
【００３７】こうして、従来大きく離れがちであった中
間でも一致するうえ、上述したように段差の違いも半減
していることから、このデジタル／アナログ変換器の変
換特性グラフは（実線参照）、従来（破線参照）よりも
直線（一点鎖線）に近いものとなる。
間でも一致するうえ、上述したように段差の違いも半減
していることから、このデジタル／アナログ変換器の変
換特性グラフは（実線参照）、従来（破線参照）よりも
直線（一点鎖線）に近いものとなる。
【００３８】本発明のデジタル／アナログ変換器の第２
実施例について、図１に対応した図２を引用して説明す
る。このデジタル／アナログ変換器が上記の第１実施例
と相違するのは、デコーダ３に代わるデコーダ３０が次
のようになった点である。
実施例について、図１に対応した図２を引用して説明す
る。このデジタル／アナログ変換器が上記の第１実施例
と相違するのは、デコーダ３に代わるデコーダ３０が次
のようになった点である。
【００３９】すなわち、デコーダ３０は、カレントミラ
ーへの選択信号を生成するに際し、すなわち各スイッチ
ＳＷ１〜ＳＷ６の切換状態を制御するときに、デジタル
入力Ｄの値が“０”から“１”，“２”，“３”，
“４”，“５”，“６”と増加したとき、各時点で順
次、スイッチＳＷ６，スイッチＳＷ３，スイッチＳＷ
５，スイッチＳＷ２，スイッチＳＷ４，スイッチＳＷ１
を遮断状態から導通状態へ切り換えていく。デジタル入
力Ｄの値が減少したときには逆順で遮断させる。そのよ
うに変更されている。これにより、このデジタル／アナ
ログ変換器の選択手段（３０）は、デジタル入力Ｄの漸
増又は漸減に応じて入力側トランジスタＴｒ０から遠近
のものを交互に選択していくものとなっている（ＳＷ６
→ＳＷ３→ＳＷ５→ＳＷ２→ＳＷ４→ＳＷ１）。
ーへの選択信号を生成するに際し、すなわち各スイッチ
ＳＷ１〜ＳＷ６の切換状態を制御するときに、デジタル
入力Ｄの値が“０”から“１”，“２”，“３”，
“４”，“５”，“６”と増加したとき、各時点で順
次、スイッチＳＷ６，スイッチＳＷ３，スイッチＳＷ
５，スイッチＳＷ２，スイッチＳＷ４，スイッチＳＷ１
を遮断状態から導通状態へ切り換えていく。デジタル入
力Ｄの値が減少したときには逆順で遮断させる。そのよ
うに変更されている。これにより、このデジタル／アナ
ログ変換器の選択手段（３０）は、デジタル入力Ｄの漸
増又は漸減に応じて入力側トランジスタＴｒ０から遠近
のものを交互に選択していくものとなっている（ＳＷ６
→ＳＷ３→ＳＷ５→ＳＷ２→ＳＷ４→ＳＷ１）。
【００４０】このような構成のデジタル／アナログ変換
器を作動させたときに、デジタル入力Ｄが値“０”から
値“１”，“２”，“３”，“４”，“５”，“６”と
変化すると、それに対するアナログ出力Ａは（図２の実
線グラフ）、電流値「ｉ６」，「ｉ３＋ｉ６」，「ｉ３
＋ｉ５＋ｉ６」，「ｉ２＋ｉ３＋ｉ５＋ｉ６」，「ｉ２
＋ｉ３＋ｉ４＋ｉ５＋ｉ６」，「ｉ１＋ｉ２＋ｉ３＋ｉ
４＋ｉ５＋ｉ６」と遷移する。これは、段差の揃った階
段状のもの（図２の一点鎖線グラフ）を基準にして見る
と、上下へ交互に少しだけずれるに過ぎない。
器を作動させたときに、デジタル入力Ｄが値“０”から
値“１”，“２”，“３”，“４”，“５”，“６”と
変化すると、それに対するアナログ出力Ａは（図２の実
線グラフ）、電流値「ｉ６」，「ｉ３＋ｉ６」，「ｉ３
＋ｉ５＋ｉ６」，「ｉ２＋ｉ３＋ｉ５＋ｉ６」，「ｉ２
＋ｉ３＋ｉ４＋ｉ５＋ｉ６」，「ｉ１＋ｉ２＋ｉ３＋ｉ
４＋ｉ５＋ｉ６」と遷移する。これは、段差の揃った階
段状のもの（図２の一点鎖線グラフ）を基準にして見る
と、上下へ交互に少しだけずれるに過ぎない。
【００４１】そして、デジタル入力Ｄのビット数増加に
応じてカレントミラーの個数を増やすと、その一般的な
特性については、個々の段差が小さくなるに連れて、交
互の僅かなずれも微小化され、このデジタル／アナログ
変換器の変換特性グラフは（実線参照）、ほぼ直線と言
えるものになる。
応じてカレントミラーの個数を増やすと、その一般的な
特性については、個々の段差が小さくなるに連れて、交
互の僅かなずれも微小化され、このデジタル／アナログ
変換器の変換特性グラフは（実線参照）、ほぼ直線と言
えるものになる。
【００４２】本発明のデジタル／アナログ変換器の第３
実施例について、図１に対応した図３を引用して説明す
る。このデジタル／アナログ変換器が上記の第１実施例
と相違するのは、電源電圧Ｖｄｄを受ける端子（給電
点）が図中の右端すなわちトランジスタＴｒ６の隣に移
して配置された点である。デコーダ３は同じである。
実施例について、図１に対応した図３を引用して説明す
る。このデジタル／アナログ変換器が上記の第１実施例
と相違するのは、電源電圧Ｖｄｄを受ける端子（給電
点）が図中の右端すなわちトランジスタＴｒ６の隣に移
して配置された点である。デコーダ３は同じである。
【００４３】これにより、このデジタル／アナログ変換
器は、複数のカレントミラーの出力側トランジスタＴｒ
１〜Ｔｒ６への導電線となる分岐点のうち半数のもの４
０，４１，４２が入力側トランジスタＴｒ０への導電線
上に設けられたものとなっている。その結果、分岐点４
０〜４２に接続されたトランジスタＴｒ４〜Ｔｒ６につ
いては、その導電線の寄生抵抗がその先のトランジスタ
Ｔｒ０への導電線の寄生抵抗よりも小さくなって、それ
らの出力電流ｉ４〜ｉ６が増加する。そして、ｎをカレ
ントミラーの理想的な増幅率としたとき、トランジスタ
Ｔｒ１〜Ｔｒ６の出力電流は、ｉ１＜ｉ２＜ｉ３＜（ｉ
０×ｎ）＜ｉ４＜ｉ５＜ｉ６となる。
器は、複数のカレントミラーの出力側トランジスタＴｒ
１〜Ｔｒ６への導電線となる分岐点のうち半数のもの４
０，４１，４２が入力側トランジスタＴｒ０への導電線
上に設けられたものとなっている。その結果、分岐点４
０〜４２に接続されたトランジスタＴｒ４〜Ｔｒ６につ
いては、その導電線の寄生抵抗がその先のトランジスタ
Ｔｒ０への導電線の寄生抵抗よりも小さくなって、それ
らの出力電流ｉ４〜ｉ６が増加する。そして、ｎをカレ
ントミラーの理想的な増幅率としたとき、トランジスタ
Ｔｒ１〜Ｔｒ６の出力電流は、ｉ１＜ｉ２＜ｉ３＜（ｉ
０×ｎ）＜ｉ４＜ｉ５＜ｉ６となる。
【００４４】このような構成のデジタル／アナログ変換
器を作動させたときに、デジタル入力Ｄが最高値“６”
になると、それに対するアナログ出力Ａの電流値「ｉ１
＋ｉ２＋ｉ３＋ｉ４＋ｉ５＋ｉ６」は（図３の実線グラ
フ参照）、電流ｉ１〜ｉ３の低下分と電流ｉ４〜ｉ６の
増加分とが相殺しあって、電流値（ｉ０×ｎ×６）すな
わち設計時の理想的な最大値にほぼ一致することとなる
（図２の二点鎖線グラフ参照）。この場合、中間では理
想状態のグラフより下回るが、電源電圧Ｖｄｄの端子
（給電点）を逆に図中の左端すなわちトランジスタＴｒ
１の隣に移した場合や、デコーダ３の選択順序をスイッ
チＳＷ６→…→ＳＷ１のように逆順にした場合には、中
間で理想状態のグラフを上回るようになる（図３（ｃ）
の点線グラフ参照）。
器を作動させたときに、デジタル入力Ｄが最高値“６”
になると、それに対するアナログ出力Ａの電流値「ｉ１
＋ｉ２＋ｉ３＋ｉ４＋ｉ５＋ｉ６」は（図３の実線グラ
フ参照）、電流ｉ１〜ｉ３の低下分と電流ｉ４〜ｉ６の
増加分とが相殺しあって、電流値（ｉ０×ｎ×６）すな
わち設計時の理想的な最大値にほぼ一致することとなる
（図２の二点鎖線グラフ参照）。この場合、中間では理
想状態のグラフより下回るが、電源電圧Ｖｄｄの端子
（給電点）を逆に図中の左端すなわちトランジスタＴｒ
１の隣に移した場合や、デコーダ３の選択順序をスイッ
チＳＷ６→…→ＳＷ１のように逆順にした場合には、中
間で理想状態のグラフを上回るようになる（図３（ｃ）
の点線グラフ参照）。
【００４５】本発明のデジタル／アナログ変換器の第４
実施例について、図３に対応した図４を引用して説明す
る。このデジタル／アナログ変換器が上記の第３実施例
と相違するのは、デコーダ３に代わるデコーダ３１が次
のようになった点である。
実施例について、図３に対応した図４を引用して説明す
る。このデジタル／アナログ変換器が上記の第３実施例
と相違するのは、デコーダ３に代わるデコーダ３１が次
のようになった点である。
【００４６】すなわち、デコーダ３０は、各スイッチＳ
Ｗ１〜ＳＷ６の切換状態を制御するに際し、デジタル入
力Ｄの値が“０”から“１”，“２”，“３”，
“４”，“５”，“６”と増加したとき、各時点で順
次、スイッチＳＷ１，スイッチＳＷ６，スイッチＳＷ
２，スイッチＳＷ５，スイッチＳＷ３，スイッチＳＷ４
を遮断状態から導通状態へ切り換えていく。デジタル入
力Ｄの値が減少したときには逆順で遮断させるように変
更されているのである。これにより、このデジタル／ア
ナログ変換器の選択手段（３１）は、デジタル入力Ｄの
漸増又は漸減に応じて入力側トランジスタＴｒ０の反対
側のものを交互に選択していくものとなっている（ＳＷ
１→ＳＷ６→ＳＷ２→ＳＷ５→ＳＷ３→ＳＷ４）。
Ｗ１〜ＳＷ６の切換状態を制御するに際し、デジタル入
力Ｄの値が“０”から“１”，“２”，“３”，
“４”，“５”，“６”と増加したとき、各時点で順
次、スイッチＳＷ１，スイッチＳＷ６，スイッチＳＷ
２，スイッチＳＷ５，スイッチＳＷ３，スイッチＳＷ４
を遮断状態から導通状態へ切り換えていく。デジタル入
力Ｄの値が減少したときには逆順で遮断させるように変
更されているのである。これにより、このデジタル／ア
ナログ変換器の選択手段（３１）は、デジタル入力Ｄの
漸増又は漸減に応じて入力側トランジスタＴｒ０の反対
側のものを交互に選択していくものとなっている（ＳＷ
１→ＳＷ６→ＳＷ２→ＳＷ５→ＳＷ３→ＳＷ４）。
【００４７】このような構成のデジタル／アナログ変換
器を作動させたときに、デジタル入力Ｄが値“０”から
値“１”，“２”，“３”，“４”，“５”，“６”と
変化すると、それに対するアナログ出力Ａは（図４の実
線グラフ）、電流値「ｉ１」，「ｉ１＋ｉ６」，「ｉ１
＋ｉ２＋ｉ６」，「ｉ１＋ｉ２＋ｉ５＋ｉ６」，「ｉ１
＋ｉ２＋ｉ３＋ｉ５＋ｉ６」，「ｉ１＋ｉ２＋ｉ３＋ｉ
４＋ｉ５＋ｉ６」と遷移する。これは、設計時の理想状
態のもの（図４の二点鎖線グラフ）を基準にして見る
と、上下へ交互に少しだけずれるに過ぎない。
器を作動させたときに、デジタル入力Ｄが値“０”から
値“１”，“２”，“３”，“４”，“５”，“６”と
変化すると、それに対するアナログ出力Ａは（図４の実
線グラフ）、電流値「ｉ１」，「ｉ１＋ｉ６」，「ｉ１
＋ｉ２＋ｉ６」，「ｉ１＋ｉ２＋ｉ５＋ｉ６」，「ｉ１
＋ｉ２＋ｉ３＋ｉ５＋ｉ６」，「ｉ１＋ｉ２＋ｉ３＋ｉ
４＋ｉ５＋ｉ６」と遷移する。これは、設計時の理想状
態のもの（図４の二点鎖線グラフ）を基準にして見る
と、上下へ交互に少しだけずれるに過ぎない。
【００４８】そして、デジタル入力Ｄのビット数増加に
応じてカレントミラーの個数を増やすと、その一般的な
特性については、個々の段差が小さくなるに連れて、交
互の僅かなずれも微小化され、このデジタル／アナログ
変換器の変換特性グラフは（実線参照）、ほぼ設計通り
の傾きを持った直線と言えるものになる。こうして、配
線領域や電源端子などを増やすこと無く、大概一回の試
行だけで、所望の特性を発揮するデジタル／アナログ変
換器を具体的に設計・実装することが可能となる。
応じてカレントミラーの個数を増やすと、その一般的な
特性については、個々の段差が小さくなるに連れて、交
互の僅かなずれも微小化され、このデジタル／アナログ
変換器の変換特性グラフは（実線参照）、ほぼ設計通り
の傾きを持った直線と言えるものになる。こうして、配
線領域や電源端子などを増やすこと無く、大概一回の試
行だけで、所望の特性を発揮するデジタル／アナログ変
換器を具体的に設計・実装することが可能となる。
【００４９】図５に回路図を示した本発明のデジタル／
アナログ変換器の第５実施例について説明する。このデ
ジタル／アナログ変換器が上記の第４実施例と相違する
のは、各トランジスタが５行×５列のマトリクス状に配
設されるとともに電源ライン１が格子状になってそれぞ
れの間および周りを縦横に走っている点と、これに伴っ
てデコーダ３１が拡張されてデコーダ３２になっている
点である。なお、電源電圧Ｖｄｄを受ける端子（給電
点）は図中の左上端に接続されている。これにより、こ
のデジタル／アナログ変換器は、電源端子から複数のカ
レントミラーへの導電線が網状のものとなっている。
アナログ変換器の第５実施例について説明する。このデ
ジタル／アナログ変換器が上記の第４実施例と相違する
のは、各トランジスタが５行×５列のマトリクス状に配
設されるとともに電源ライン１が格子状になってそれぞ
れの間および周りを縦横に走っている点と、これに伴っ
てデコーダ３１が拡張されてデコーダ３２になっている
点である。なお、電源電圧Ｖｄｄを受ける端子（給電
点）は図中の左上端に接続されている。これにより、こ
のデジタル／アナログ変換器は、電源端子から複数のカ
レントミラーへの導電線が網状のものとなっている。
【００５０】また、カレントミラーの共通の入力側トラ
ンジスタとなるトランジスタＴｒ０が３行３列目に配置
され、カレントミラーのそれぞれの出力側トランジスタ
となる他のトランジスタは他のところに一つずつ配置さ
れ、それぞれの導電線は電源ライン１の最も近いところ
に接続される。これにより、このデジタル／アナログ変
換器は、縦横２次元の何れの方向についても入力側トラ
ンジスタが複数のカレントミラーの中央に配置されると
ともに、複数のカレントミラーの出力側トランジスタへ
の導電線となる分岐点が給電点から入力側トランジスタ
への導電線上に複数設けられたものとなっている。
ンジスタとなるトランジスタＴｒ０が３行３列目に配置
され、カレントミラーのそれぞれの出力側トランジスタ
となる他のトランジスタは他のところに一つずつ配置さ
れ、それぞれの導電線は電源ライン１の最も近いところ
に接続される。これにより、このデジタル／アナログ変
換器は、縦横２次元の何れの方向についても入力側トラ
ンジスタが複数のカレントミラーの中央に配置されると
ともに、複数のカレントミラーの出力側トランジスタへ
の導電線となる分岐点が給電点から入力側トランジスタ
への導電線上に複数設けられたものとなっている。
【００５１】このようなデジタル／アナログ変換器にて
理想的な変換特性を発揮させるには、デコーダ３２によ
る選択順序を、デジタル入力Ｄの漸増又は漸減に応じて
入力側トランジスタＴｒ０の反対側のものが交互に選択
されていくようにすると良い（ＳＷ５５→ＳＷ１１→…
…）。その際、縦横双方に関して反対側となるのが望ま
しいが、そうするのが困難なときには少なくとも一方に
関して反対側となるようにすればよい。
理想的な変換特性を発揮させるには、デコーダ３２によ
る選択順序を、デジタル入力Ｄの漸増又は漸減に応じて
入力側トランジスタＴｒ０の反対側のものが交互に選択
されていくようにすると良い（ＳＷ５５→ＳＷ１１→…
…）。その際、縦横双方に関して反対側となるのが望ま
しいが、そうするのが困難なときには少なくとも一方に
関して反対側となるようにすればよい。
【００５２】なお、他の回路の配置を優先させなければ
ならない等のために電源ライン１の配線パターンを規則
的に配置するのが困難な場合には、幾何的な形状や距離
だけに基づいて選択順序を決めるのでなく、給電点から
各トランジスタまでの導電線についての実効的な抵抗値
の大小を加味して決定すると良い。
ならない等のために電源ライン１の配線パターンを規則
的に配置するのが困難な場合には、幾何的な形状や距離
だけに基づいて選択順序を決めるのでなく、給電点から
各トランジスタまでの導電線についての実効的な抵抗値
の大小を加味して決定すると良い。
【００５３】
【発明の効果】以上の説明から明らかなように、本発明
の第１の解決手段のデジタル／アナログ変換器にあって
は、導電線を分散させてカレントミラーの出力電流のば
らつきが少なくなるようにしたことにより、変換特性に
ついて直線性の良いデジタル／アナログ変換器を実現す
ることができたという有利な効果が有る。
の第１の解決手段のデジタル／アナログ変換器にあって
は、導電線を分散させてカレントミラーの出力電流のば
らつきが少なくなるようにしたことにより、変換特性に
ついて直線性の良いデジタル／アナログ変換器を実現す
ることができたという有利な効果が有る。
【００５４】また、本発明の第２の解決手段のデジタル
／アナログ変換器にあっては、遠近のものを交互に選択
してカレントミラーの出力電流の大小の差が大きく積算
されないようにしたことにより、変換特性のほぼ全範囲
に亘って直線性の良いデジタル／アナログ変換器を実現
することができたという有利な効果を奏する。
／アナログ変換器にあっては、遠近のものを交互に選択
してカレントミラーの出力電流の大小の差が大きく積算
されないようにしたことにより、変換特性のほぼ全範囲
に亘って直線性の良いデジタル／アナログ変換器を実現
することができたという有利な効果を奏する。
【００５５】さらに、本発明の第３の解決手段のデジタ
ル／アナログ変換器にあっては、導電線の分散に加え
て、各カレントミラー共通の入力側トランジスタから給
電点を離してその間のカレントミラーの出力電流が増加
するようにしたことにより、増減する出力電流が相殺し
あい、その結果、変換特性について理想状態からの乖離
の少ないデジタル／アナログ変換器を実現することがで
きたという有利な効果が有る。
ル／アナログ変換器にあっては、導電線の分散に加え
て、各カレントミラー共通の入力側トランジスタから給
電点を離してその間のカレントミラーの出力電流が増加
するようにしたことにより、増減する出力電流が相殺し
あい、その結果、変換特性について理想状態からの乖離
の少ないデジタル／アナログ変換器を実現することがで
きたという有利な効果が有る。
【００５６】また、本発明の第４の解決手段のデジタル
／アナログ変換器にあっては、反対側のものを交互に選
択してカレントミラーの出力電流の不所望な増減が逐次
相殺されるようにしたことにより、変換特性のほぼ全範
囲に亘って理想状態からの乖離の少ないデジタル／アナ
ログ変換器を実現することができたという有利な効果を
奏する。
／アナログ変換器にあっては、反対側のものを交互に選
択してカレントミラーの出力電流の不所望な増減が逐次
相殺されるようにしたことにより、変換特性のほぼ全範
囲に亘って理想状態からの乖離の少ないデジタル／アナ
ログ変換器を実現することができたという有利な効果を
奏する。
【００５７】また、本発明の第５の解決手段のデジタル
／アナログ変換器にあっては、配線レイアウト上の制約
をあまり受けることなく寄生抵抗を低減して上述の各解
決手段の作用効果を強化するようにしたことにより、回
路設計等に際して直線性および乖離度双方の観点から変
換特性を一層改善することが容易にできるようになった
という有利な効果が有る。
／アナログ変換器にあっては、配線レイアウト上の制約
をあまり受けることなく寄生抵抗を低減して上述の各解
決手段の作用効果を強化するようにしたことにより、回
路設計等に際して直線性および乖離度双方の観点から変
換特性を一層改善することが容易にできるようになった
という有利な効果が有る。
【図１】 本発明のデジタル／アナログ変換器の第１実
施例について、（ａ）が回路図であり、（ｂ）が横軸に
デジタル入力を採り縦軸にアナログ出力を採ったグラフ
であり、（ｃ）がビット数を増やした一般的な特性図で
ある。
施例について、（ａ）が回路図であり、（ｂ）が横軸に
デジタル入力を採り縦軸にアナログ出力を採ったグラフ
であり、（ｃ）がビット数を増やした一般的な特性図で
ある。
【図２】 本発明の第２実施例について、同様の図であ
る。
る。
【図３】 本発明の第３実施例について、同様の図であ
る。
る。
【図４】 本発明の第４実施例について、同様の図であ
る。
る。
【図５】 本発明の第５実施例について、その回路図で
ある。
ある。
【図６】 従来のデジタル／アナログ変換器の回路図等
である。
である。
１ 電源ライン１（給電ライン、導電線） ２ 定電流源 ３ デコーダ（選択手段） Ｒａ〜Ｒｆ 抵抗（配線抵抗、分布抵抗、寄生抵
抗） Ｒ０，Ｒ１〜Ｒ６ 抵抗（配線抵抗、分布抵抗、寄生抵
抗） Ｔｒ０ トランジスタ（カレントミラーの入
力側） Ｔｒ１〜Ｔｒ６ トランジスタ（カレントミラーの出
力側） ＳＷ１〜ＳＷ６ スイッチ（切換手段、開閉手段） ３０、３１、３２ デコーダ（選択手段） ４０〜４２ 分岐点（導電線の分岐）
抗） Ｒ０，Ｒ１〜Ｒ６ 抵抗（配線抵抗、分布抵抗、寄生抵
抗） Ｔｒ０ トランジスタ（カレントミラーの入
力側） Ｔｒ１〜Ｔｒ６ トランジスタ（カレントミラーの出
力側） ＳＷ１〜ＳＷ６ スイッチ（切換手段、開閉手段） ３０、３１、３２ デコーダ（選択手段） ４０〜４２ 分岐点（導電線の分岐）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年５月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】トランジスタＴｒ１は、カレントミラーの
出力側トランジスタとなるＭＯＳトランジスタであり、
ドレインが電源ライン１に接続され、ミラー電流ｉ１の
流れるソースがスイッチＳＷ１を介してアナログ出力Ａ
のラインに接続されている。トランジスタＴｒ２も、カ
レントミラーの出力側トランジスタとなるＭＯＳトラン
ジスタであり、ドレインが電源ライン１に接続され、ミ
ラー電流ｉ２の流れるソースがスイッチＳＷ２を介して
アナログ出力Ａのラインに接続されている。他のトラン
ジスタＴｒ３〜Ｔｒ６も、ミラー電流ｉ２の流れるソー
スに介挿されたスイッチＳＷ３〜ＳＷ６が個別のもので
ある以外、同様である。
出力側トランジスタとなるＭＯＳトランジスタであり、
ドレインが電源ライン１に接続され、ミラー電流ｉ１の
流れるソースがスイッチＳＷ１を介してアナログ出力Ａ
のラインに接続されている。トランジスタＴｒ２も、カ
レントミラーの出力側トランジスタとなるＭＯＳトラン
ジスタであり、ドレインが電源ライン１に接続され、ミ
ラー電流ｉ２の流れるソースがスイッチＳＷ２を介して
アナログ出力Ａのラインに接続されている。他のトラン
ジスタＴｒ３〜Ｔｒ６も、ミラー電流ｉ２の流れるソー
スに介挿されたスイッチＳＷ３〜ＳＷ６が個別のもので
ある以外、同様である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】デコーダ３は、カレントミラーへの選択信
号すなわち各スイッチＳＷ１〜ＳＷ６の切換状態を制御
するに際し、デジタル入力Ｄに対応した個数のスイッチ
を単純な手順で導通させるものである。具体的には、デ
ジタル入力Ｄの値が“０”から“１”，“２”，
“３”，“４”，“５”，“６”と増加したとき、各時
点で順次、スイッチＳＷ１，スイッチＳＷ２，スイッチ
ＳＷ３，スイッチＳＷ４，スイッチＳＷ５，スイッチＳ
Ｗ６を遮断状態から導通状態へ切り換えていく。デジタ
ル入力Ｄの値が減少したときには逆順で遮断させるので
ある。このようなデコーダ３は、デジタル入力Ｄの漸増
又は漸減に応じて入力側トランジスタＴｒ０の近くのも
のから順に選択していくものとなっている（図６では漸
増に対応するＳＷ１→ＳＷ２→ＳＷ３→ＳＷ４→ＳＷ５
→ＳＷ６のみを示した）。
号すなわち各スイッチＳＷ１〜ＳＷ６の切換状態を制御
するに際し、デジタル入力Ｄに対応した個数のスイッチ
を単純な手順で導通させるものである。具体的には、デ
ジタル入力Ｄの値が“０”から“１”，“２”，
“３”，“４”，“５”，“６”と増加したとき、各時
点で順次、スイッチＳＷ１，スイッチＳＷ２，スイッチ
ＳＷ３，スイッチＳＷ４，スイッチＳＷ５，スイッチＳ
Ｗ６を遮断状態から導通状態へ切り換えていく。デジタ
ル入力Ｄの値が減少したときには逆順で遮断させるので
ある。このようなデコーダ３は、デジタル入力Ｄの漸増
又は漸減に応じて入力側トランジスタＴｒ０の近くのも
のから順に選択していくものとなっている（図６では漸
増に対応するＳＷ１→ＳＷ２→ＳＷ３→ＳＷ４→ＳＷ５
→ＳＷ６のみを示した）。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】この場合、各導電線に分布して配線抵抗Ｒ
ａ〜Ｒｆ，Ｒ０〜Ｒ６等が寄生するので、その影響によ
って各電流値ｉ１〜ｉ６はｉ１＞ｉ２＞ｉ３＞ｉ４＞ｉ
５＞ｉ６と順次低下してしまいがちとなる。このため、
このようなデジタル／アナログ変換器では、デジタル入
力Ｄに応じたアナログ出力Ａは段差の不揃いなものとな
る（図６（ｂ）の実線グラフ参照）。そして、デジタル
入力Ｄのビット数の多い一般的な特性については、値の
大きな右上に行くほど理想状態から下へ離れた曲線状の
ものとなる（図６（ｃ）の実線グラフ参照）。
ａ〜Ｒｆ，Ｒ０〜Ｒ６等が寄生するので、その影響によ
って各電流値ｉ１〜ｉ６はｉ１＞ｉ２＞ｉ３＞ｉ４＞ｉ
５＞ｉ６と順次低下してしまいがちとなる。このため、
このようなデジタル／アナログ変換器では、デジタル入
力Ｄに応じたアナログ出力Ａは段差の不揃いなものとな
る（図６（ｂ）の実線グラフ参照）。そして、デジタル
入力Ｄのビット数の多い一般的な特性については、値の
大きな右上に行くほど理想状態から下へ離れた曲線状の
ものとなる（図６（ｃ）の実線グラフ参照）。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】その結果、各カレントミラーの出力側トラ
ンジスタＴｒ１〜Ｔｒ６への電源ライン１が、共通の入
力側トランジスタＴｒ０への導電線を境にして左右に分
けられることとなり、電源ライン１に分布して寄生する
配線抵抗Ｒａ〜Ｒｆ，Ｒ０〜Ｒ６も左右に分散された状
態となる。そして、トランジスタＴｒ１〜Ｔｒ６の出力
電流は、ｉ３≒ｉ４＞ｉ２≒ｉ５＞ｉ１≒ｉ６となる。
しかも、その最大と最小との差は従来例におけるそれの
概ね半分に過ぎない。
ンジスタＴｒ１〜Ｔｒ６への電源ライン１が、共通の入
力側トランジスタＴｒ０への導電線を境にして左右に分
けられることとなり、電源ライン１に分布して寄生する
配線抵抗Ｒａ〜Ｒｆ，Ｒ０〜Ｒ６も左右に分散された状
態となる。そして、トランジスタＴｒ１〜Ｔｒ６の出力
電流は、ｉ３≒ｉ４＞ｉ２≒ｉ５＞ｉ１≒ｉ６となる。
しかも、その最大と最小との差は従来例におけるそれの
概ね半分に過ぎない。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】こうして、従来大きく離れがちであった中
間でも一致するうえ、上述したように段差の違いも半減
していることから、このデジタル／アナログ変換器の変
換特性グラフは（実線参照）、従来（破線参照）よりも
直線（一点鎖線）に近いものとなる。なお、図１
（ｂ），（ｃ）における二点鎖線グラフは、図６のそれ
と同じであり、理想状態の特性を示すものである。
間でも一致するうえ、上述したように段差の違いも半減
していることから、このデジタル／アナログ変換器の変
換特性グラフは（実線参照）、従来（破線参照）よりも
直線（一点鎖線）に近いものとなる。なお、図１
（ｂ），（ｃ）における二点鎖線グラフは、図６のそれ
と同じであり、理想状態の特性を示すものである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】すなわち、デコーダ３０は、カレントミラ
ーへの選択信号を生成するに際し、すなわち各スイッチ
ＳＷ１〜ＳＷ６の切換状態を制御するときに、デジタル
入力Ｄの値が“０”から“１”，“２”，“３”，
“４”，“５”，“６”と増加したとき、各時点で順
次、スイッチＳＷ６，スイッチＳＷ３，スイッチＳＷ
５，スイッチＳＷ２，スイッチＳＷ４，スイッチＳＷ１
を遮断状態から導通状態へ切り換えていく。デジタル入
力Ｄの値が減少したときには逆順で遮断させる。そのよ
うに変更されている。これにより、このデジタル／アナ
ログ変換器の選択手段（３０）は、デジタル入力Ｄの漸
増又は漸減に応じて入力側トランジスタＴｒ０から遠近
のものを交互に選択していくものとなっている（図２で
は漸増に対応するＳＷ６→ＳＷ３→ＳＷ５→ＳＷ２→Ｓ
Ｗ４→ＳＷ１のみを示した）。
ーへの選択信号を生成するに際し、すなわち各スイッチ
ＳＷ１〜ＳＷ６の切換状態を制御するときに、デジタル
入力Ｄの値が“０”から“１”，“２”，“３”，
“４”，“５”，“６”と増加したとき、各時点で順
次、スイッチＳＷ６，スイッチＳＷ３，スイッチＳＷ
５，スイッチＳＷ２，スイッチＳＷ４，スイッチＳＷ１
を遮断状態から導通状態へ切り換えていく。デジタル入
力Ｄの値が減少したときには逆順で遮断させる。そのよ
うに変更されている。これにより、このデジタル／アナ
ログ変換器の選択手段（３０）は、デジタル入力Ｄの漸
増又は漸減に応じて入力側トランジスタＴｒ０から遠近
のものを交互に選択していくものとなっている（図２で
は漸増に対応するＳＷ６→ＳＷ３→ＳＷ５→ＳＷ２→Ｓ
Ｗ４→ＳＷ１のみを示した）。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】そして、デジタル入力Ｄのビット数増加に
応じてカレントミラーの個数を増やすと、その一般的な
特性については、個々の段差が小さくなるに連れて、交
互の僅かなずれも微小化され、このデジタル／アナログ
変換器の変換特性グラフは（実線参照）、ほぼ直線と言
えるものになる。なお、図２（ｂ），（ｃ）における二
点鎖線グラフは、図６及び図１のそれと同じであり、理
想状態の特性を示すものである。
応じてカレントミラーの個数を増やすと、その一般的な
特性については、個々の段差が小さくなるに連れて、交
互の僅かなずれも微小化され、このデジタル／アナログ
変換器の変換特性グラフは（実線参照）、ほぼ直線と言
えるものになる。なお、図２（ｂ），（ｃ）における二
点鎖線グラフは、図６及び図１のそれと同じであり、理
想状態の特性を示すものである。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正内容】
【００４４】このような構成のデジタル／アナログ変換
器を作動させたときに、デジタル入力Ｄが最高値“６”
になると、それに対するアナログ出力Ａの電流値「ｉ１
＋ｉ２＋ｉ３＋ｉ４＋ｉ５＋ｉ６」は（図３の実線グラ
フ参照）、電流ｉ１〜ｉ３の低下分と電流ｉ４〜ｉ６の
増加分とが相殺しあって、電流値（ｉ０×ｎ×６）すな
わち設計時の理想的な最大値にほぼ一致することとなる
（図３の二点鎖線グラフ参照）。この場合、中間では理
想状態のグラフより下回るが、電源電圧Ｖｄｄの端子
（給電点）を逆に図中の左端すなわちトランジスタＴｒ
１の隣に移した場合や、デコーダ３の選択順序をスイッ
チＳＷ６→…→ＳＷ１のように逆順にした場合には、中
間で理想状態のグラフを上回るようになる（図３（ｃ）
の点線グラフ参照）。
器を作動させたときに、デジタル入力Ｄが最高値“６”
になると、それに対するアナログ出力Ａの電流値「ｉ１
＋ｉ２＋ｉ３＋ｉ４＋ｉ５＋ｉ６」は（図３の実線グラ
フ参照）、電流ｉ１〜ｉ３の低下分と電流ｉ４〜ｉ６の
増加分とが相殺しあって、電流値（ｉ０×ｎ×６）すな
わち設計時の理想的な最大値にほぼ一致することとなる
（図３の二点鎖線グラフ参照）。この場合、中間では理
想状態のグラフより下回るが、電源電圧Ｖｄｄの端子
（給電点）を逆に図中の左端すなわちトランジスタＴｒ
１の隣に移した場合や、デコーダ３の選択順序をスイッ
チＳＷ６→…→ＳＷ１のように逆順にした場合には、中
間で理想状態のグラフを上回るようになる（図３（ｃ）
の点線グラフ参照）。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正内容】
【００４６】すなわち、デコーダ３１は、各スイッチＳ
Ｗ１〜ＳＷ６の切換状態を制御するに際し、デジタル入
力Ｄの値が“０”から“１”，“２”，“３”，
“４”，“５”，“６”と増加したとき、各時点で順
次、スイッチＳＷ１，スイッチＳＷ６，スイッチＳＷ
２，スイッチＳＷ５，スイッチＳＷ３，スイッチＳＷ４
を遮断状態から導通状態へ切り換えていく。デジタル入
力Ｄの値が減少したときには逆順で遮断させるように変
更されているのである。これにより、このデジタル／ア
ナログ変換器の選択手段（３１）は、デジタル入力Ｄの
漸増又は漸減に応じて入力側トランジスタＴｒ０の反対
側のものを交互に選択していくものとなっている（図４
では漸増に対応するＳＷ１→ＳＷ６→ＳＷ２→ＳＷ５→
ＳＷ３→ＳＷ４のみを示した）。
Ｗ１〜ＳＷ６の切換状態を制御するに際し、デジタル入
力Ｄの値が“０”から“１”，“２”，“３”，
“４”，“５”，“６”と増加したとき、各時点で順
次、スイッチＳＷ１，スイッチＳＷ６，スイッチＳＷ
２，スイッチＳＷ５，スイッチＳＷ３，スイッチＳＷ４
を遮断状態から導通状態へ切り換えていく。デジタル入
力Ｄの値が減少したときには逆順で遮断させるように変
更されているのである。これにより、このデジタル／ア
ナログ変換器の選択手段（３１）は、デジタル入力Ｄの
漸増又は漸減に応じて入力側トランジスタＴｒ０の反対
側のものを交互に選択していくものとなっている（図４
では漸増に対応するＳＷ１→ＳＷ６→ＳＷ２→ＳＷ５→
ＳＷ３→ＳＷ４のみを示した）。
【手続補正書】
【提出日】平成１０年６月９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (5)
- 【請求項１】入力側トランジスタを共通にする複数のカ
レントミラーを有してデジタル入力に応じたアナログ出
力を生成するデジタル／アナログ変換器において、前記
入力側トランジスタが前記複数のカレントミラーの中央
に配置されていることを特徴とするデジタル／アナログ
変換器。 - 【請求項２】入力側トランジスタを共通にする複数のカ
レントミラーと、デジタル入力に応じて前記複数のカレ
ントミラーそれぞれの出力電流を選択的にアナログ出力
に反映させる選択手段とを有したデジタル／アナログ変
換器において、前記選択手段は、前記デジタル入力の漸
増又は漸減に応じて前記入力側トランジスタから遠近の
ものを交互に選択していくものであることを特徴とする
デジタル／アナログ変換器。 - 【請求項３】前記複数のカレントミラーの出力側トラン
ジスタへの導電線となる分岐が前記入力側トランジスタ
への導電線上に複数設けられていることを特徴とする請
求項１記載のデジタル／アナログ変換器。 - 【請求項４】前記デジタル入力に応じて前記複数のカレ
ントミラーそれぞれの出力電流を選択的に前記アナログ
出力に反映させる選択手段であって、前記デジタル入力
の漸増又は漸減に応じて前記入力側トランジスタの反対
側のものを交互に選択していく手段を備えたことを特徴
とする請求項１又は請求項３の何れかに記載されたデジ
タル／アナログ変換器。 - 【請求項５】前記複数のカレントミラーへの導電線が網
状となっていることを特徴とする請求項１乃至請求項４
の何れかに記載されたデジタル／アナログ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9257731A JPH1188177A (ja) | 1997-09-05 | 1997-09-05 | デジタル／アナログ変換器 |
| US09/102,539 US6008747A (en) | 1997-09-05 | 1998-06-22 | Digital-to-analog converter with current source centrally located between a plurality of current mirrors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9257731A JPH1188177A (ja) | 1997-09-05 | 1997-09-05 | デジタル／アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1188177A true JPH1188177A (ja) | 1999-03-30 |
Family
ID=17310322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9257731A Pending JPH1188177A (ja) | 1997-09-05 | 1997-09-05 | デジタル／アナログ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6008747A (ja) |
| JP (1) | JPH1188177A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002374168A (ja) * | 2001-06-13 | 2002-12-26 | Mitsubishi Electric Corp | フォールディング型ａ／ｄ変換器 |
| CN100367673C (zh) * | 2005-01-14 | 2008-02-06 | 友达光电股份有限公司 | 发光二极管显示面板及其数字/模拟转换器 |
| JP2011512091A (ja) * | 2008-02-08 | 2011-04-14 | ウードゥヴェ セミコンダクターズ | 並列に給電される多数の同一基本回路を含む集積回路 |
| JP2020004136A (ja) * | 2018-06-28 | 2020-01-09 | 株式会社リコー | 半導体集積回路および電源供給装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11195756A (ja) * | 1998-01-07 | 1999-07-21 | Oki Electric Ind Co Ltd | 電源回路 |
| JP3494366B2 (ja) | 2000-08-04 | 2004-02-09 | 松下電器産業株式会社 | Ｄａ変換器 |
| US7042378B2 (en) * | 2002-01-30 | 2006-05-09 | Koninklijke Philips Electronics N.V. | Circuit with a digital to analog converter |
| US6741195B1 (en) | 2002-12-11 | 2004-05-25 | Micron Technology, Inc. | Low glitch current steering digital to analog converter and method |
| DE10258763B3 (de) * | 2002-12-16 | 2004-07-29 | Infineon Technologies Ag | Vorrichtung zum Erzeugen eines analogen Ausgangssignals aus einem digitalen Eingangssignal |
| US8981982B2 (en) * | 2013-04-05 | 2015-03-17 | Maxlinear, Inc. | Multi-zone data converters |
| CN105448963B (zh) * | 2015-12-04 | 2019-06-04 | 上海兆芯集成电路有限公司 | 晶体管以及电流源装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2597712B2 (ja) * | 1989-05-22 | 1997-04-09 | 株式会社東芝 | ディジタル・アナログ変換器 |
| TW236047B (ja) * | 1992-12-21 | 1994-12-11 | Philips Electronics Nv | |
| US5446457A (en) * | 1994-02-16 | 1995-08-29 | Sgs-Thomson Microelectronics, Inc. | Current-summing digital-to-analog converter with binarily weighted current sources |
| US5703586A (en) * | 1995-12-07 | 1997-12-30 | Analog Devices, Inc. | Digital-to-analog converter having programmable transfer function errors and method of programming same |
| US5680038A (en) * | 1996-06-20 | 1997-10-21 | Lsi Logic Corporation | High-swing cascode current mirror |
| US5892471A (en) * | 1997-05-14 | 1999-04-06 | Texas Instruments Incorporated | Apparatus and method for current steering digital-to-analog converter units |
-
1997
- 1997-09-05 JP JP9257731A patent/JPH1188177A/ja active Pending
-
1998
- 1998-06-22 US US09/102,539 patent/US6008747A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002374168A (ja) * | 2001-06-13 | 2002-12-26 | Mitsubishi Electric Corp | フォールディング型ａ／ｄ変換器 |
| JP4674998B2 (ja) * | 2001-06-13 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | フォールディング型ａ／ｄ変換器 |
| CN100367673C (zh) * | 2005-01-14 | 2008-02-06 | 友达光电股份有限公司 | 发光二极管显示面板及其数字/模拟转换器 |
| JP2011512091A (ja) * | 2008-02-08 | 2011-04-14 | ウードゥヴェ セミコンダクターズ | 並列に給電される多数の同一基本回路を含む集積回路 |
| JP2020004136A (ja) * | 2018-06-28 | 2020-01-09 | 株式会社リコー | 半導体集積回路および電源供給装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6008747A (en) | 1999-12-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1188177A (ja) | デジタル／アナログ変換器 | |
| JP3091173B2 (ja) | デジタル／アナログ変換器 | |
| JPH0767086B2 (ja) | 二段高分解能ディジタル―アナログ変換器 | |
| US7701373B2 (en) | Current steering DAC | |
| US7982644B2 (en) | D/A converter and semiconductor integrated circuit including the same | |
| US5164725A (en) | Digital to analog converter with current sources paired for canceling error sources | |
| JPS583422B2 (ja) | ロンリカイロアレイ | |
| JP3138680B2 (ja) | 出力バッファ制御回路 | |
| JPH0775322B2 (ja) | 半導体集積回路装置 | |
| US5689129A (en) | High efficiency power MOS switch | |
| US5327134A (en) | D-A converter | |
| US6498575B2 (en) | D/A converter | |
| JPH11145834A (ja) | ディジタル−アナログ変換器の二次元マトリクス構造内部のセル列を選択する方法及び対応の変換器 | |
| JP2001111428A (ja) | ディジタル／アナログ変換回路 | |
| JP4922546B2 (ja) | フラッシュデジタルアナログ変換器のトランジスタアレイ及びその配置方法 | |
| US20030005018A1 (en) | Analog multiplication circuit | |
| JPH05268090A (ja) | 抵抗ラダー及びデコード方式 | |
| JPH08273362A (ja) | 半導体記憶装置 | |
| JPS6017261B2 (ja) | デジタル−アナログ変換回路 | |
| US6747587B2 (en) | Digital / analog converter | |
| US20030116787A1 (en) | Semiconductor integrated circuit using the same | |
| JP2628083B2 (ja) | ディジタルアナログ変換器 | |
| JP2001015606A (ja) | 電源回路ライブラリ | |
| JP2003078416A (ja) | Ｄａｃ回路 | |
| JPH0472755A (ja) | 化合物半導体集積装置 |