JPS58108766A - 半導体装置 - Google Patents
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- JPS58108766A JPS58108766A JP56207829A JP20782981A JPS58108766A JP S58108766 A JPS58108766 A JP S58108766A JP 56207829 A JP56207829 A JP 56207829A JP 20782981 A JP20782981 A JP 20782981A JP S58108766 A JPS58108766 A JP S58108766A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0925—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising an N-well only in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１ン 発明の技術分野
本発明は半導体装置、特に大幅な微細化が可能な、簡素
化されたＣ Ｄ、ｌ ＯＳ構造に関する□（２）従来技
術と問題点 相補形ＭＯ８（以下ＯＭＵＳという）構造は、低消費電
力であり、性能指数Ｆが小さく雑音がかなり大きくても
哄動作しないなどの％徴をもち、既に多くの用途に用い
られている。
化されたＣ Ｄ、ｌ ＯＳ構造に関する□（２）従来技
術と問題点 相補形ＭＯ８（以下ＯＭＵＳという）構造は、低消費電
力であり、性能指数Ｆが小さく雑音がかなり大きくても
哄動作しないなどの％徴をもち、既に多くの用途に用い
られている。
従来技術によるＯ Ｍ ０８構造の例を、第１図及び第
２図の断面図に示す。第１図において、Ａはｎチャネル
形ＭＯ８電界効果トランジスタ（以下「シ ｎ−ＭＯＳ ＦＥＴという）、Ｂ Ｉｔ ｐ ｆ −
ｙ ネン諮ｏｓ亀界効果トランジスタ（以下ｐ −４１
０８ＦＥＴトいう）であり、１はｐ形シリコン基板、２
はｎ形のウェル（ｗｅｌｌ）、３はフィールド酸化層、
４はゲート酸化膜、５は多結晶シリコンよりなるゲート
１ｓｔＬ６及び７はソース又はドレインとなるｎ＋領領
域８はｎ−ＭＯＳ ＰＥＴのチャネルストッパ（ｐ＋
八 ９はソース及びドレイン′屹極、ｌＯ及び１１はソ
ース又はドレインとなるｐ＋領領域１２はｐ −ＭＯＳ
ｌ’Ｉ’のチャネルストッパ（ｎ＋）、１３はソー
ス及びドレイン−極である。
２図の断面図に示す。第１図において、Ａはｎチャネル
形ＭＯ８電界効果トランジスタ（以下「シ ｎ−ＭＯＳ ＦＥＴという）、Ｂ Ｉｔ ｐ ｆ −
ｙ ネン諮ｏｓ亀界効果トランジスタ（以下ｐ −４１
０８ＦＥＴトいう）であり、１はｐ形シリコン基板、２
はｎ形のウェル（ｗｅｌｌ）、３はフィールド酸化層、
４はゲート酸化膜、５は多結晶シリコンよりなるゲート
１ｓｔＬ６及び７はソース又はドレインとなるｎ＋領領
域８はｎ−ＭＯＳ ＰＥＴのチャネルストッパ（ｐ＋
八 ９はソース及びドレイン′屹極、ｌＯ及び１１はソ
ース又はドレインとなるｐ＋領領域１２はｐ −ＭＯＳ
ｌ’Ｉ’のチャネルストッパ（ｎ＋）、１３はソー
ス及びドレイン−極である。
４ノ１１１１！／ｌ ／Ｉ ｙ ｔｉ７−ｍｒｔｍ ／
ハ ／Ｎ ｋＡ １１ （１４，Ｌ＋・ｈｉｊｙ
ｊ＋ ＋ −）＋謙−９両ＭＯ８ＰＥＴ素子間の分離の
ために、チャネルストッパ８及び１２を設けている。こ
のために０ＭＯ８構造が複雑となり、かつ図中ｄで示し
た両ケート間の間隔で見られる如く、広い基板面積を必
要とし、微細化、集積密度の向上が困難である。
ハ ／Ｎ ｋＡ １１ （１４，Ｌ＋・ｈｉｊｙ
ｊ＋ ＋ −）＋謙−９両ＭＯ８ＰＥＴ素子間の分離の
ために、チャネルストッパ８及び１２を設けている。こ
のために０ＭＯ８構造が複雑となり、かつ図中ｄで示し
た両ケート間の間隔で見られる如く、広い基板面積を必
要とし、微細化、集積密度の向上が困難である。
才たこの０ＭＯ８構造においては、基板１及びｎ−ウェ
ル２（１）’［位が安短せず、ｎ＋領域７−ｐ基板１−
ｎウェル２−１）＋領域１０間に導通状態か形＃４．
されるラッチアップ（１ａｔｃｈ ｕｐ ）現象を生ず
る問題がある。
ル２（１）’［位が安短せず、ｎ＋領域７−ｐ基板１−
ｎウェル２−１）＋領域１０間に導通状態か形＃４．
されるラッチアップ（１ａｔｃｈ ｕｐ ）現象を生ず
る問題がある。
第２図の従来例は、このラッチアップに対処したもので
あり、第１図と同一符号は同一対象部分を示す。この従
来例は、’ｎ ＭＯ８ＦＥＴ（７）ｎ＋領域７に隣接し
てｐ＋領域１４、ｐ ＭＯ８ＦＥ’Ｌ’０）ｐｆ７Ｒ域
１０に隣接してｎ＋領域１５を夫々チャネルの外側に設
け、かつ、ｎ＋領：域７及びｐ”ｉＪ億ｔ４は電位■５
ＳＸｐ＋領域１０及びｎ＋領域１５は電位ＶＤＤに接続
するものであって、これらのｐ＋領域１４によりｐ基板
１、ｎ＋領域１５により！】ウェル２（７）％位を安尾
させ、洩れ電流をバイパスする。
あり、第１図と同一符号は同一対象部分を示す。この従
来例は、’ｎ ＭＯ８ＦＥＴ（７）ｎ＋領域７に隣接し
てｐ＋領域１４、ｐ ＭＯ８ＦＥ’Ｌ’０）ｐｆ７Ｒ域
１０に隣接してｎ＋領域１５を夫々チャネルの外側に設
け、かつ、ｎ＋領：域７及びｐ”ｉＪ億ｔ４は電位■５
ＳＸｐ＋領域１０及びｎ＋領域１５は電位ＶＤＤに接続
するものであって、これらのｐ＋領域１４によりｐ基板
１、ｎ＋領域１５により！】ウェル２（７）％位を安尾
させ、洩れ電流をバイパスする。
しかしｌよからこの第２図の従来例も構造は複軸。
であり、所蒙基＆面私もさほど°減少してはいないため
に、更に大幅の構造の簡素化と微細化が必要とさイする
。
に、更に大幅の構造の簡素化と微細化が必要とさイする
。
（３） 発明の目的
不発明（、ｃ１大幅な微細化が可能な簡素化された０Ｍ
Ｏ８構造を提供することを目的とする。
Ｏ８構造を提供することを目的とする。
（４）発明の摘取
本発明の削ΔＣ目市は、第１の導−型を勺する牛寺体基
板の第１のチャネル形の＆１０８ Ｆ’ ｌｌｉ ’
１’の活性領域と、薩泰板内に形成さζした第２の等電
型を鳴゛するウェルの第２のチャネル形のＮＩｏＳＩ１
１Ｅ′１゛の活性領域説にまたがる金属導体層を設け、
該金属導体層を該基板及び該ウェルの伺れに対しても逆
バイアスと７Ｊる′１位におくことにより、該基板及び
該ウェルυ〕該金塊等体層との接触向の近傍に墾之層慣
域をル成して、該金属導体層を該第１及び第２のチャ耳
ルＪしの双方のＭＯ８Ｆ］！ｉＴのドレ３− インとして共用することにより達成される。
板の第１のチャネル形の＆１０８ Ｆ’ ｌｌｉ ’
１’の活性領域と、薩泰板内に形成さζした第２の等電
型を鳴゛するウェルの第２のチャネル形のＮＩｏＳＩ１
１Ｅ′１゛の活性領域説にまたがる金属導体層を設け、
該金属導体層を該基板及び該ウェルの伺れに対しても逆
バイアスと７Ｊる′１位におくことにより、該基板及び
該ウェルυ〕該金塊等体層との接触向の近傍に墾之層慣
域をル成して、該金属導体層を該第１及び第２のチャ耳
ルＪしの双方のＭＯ８Ｆ］！ｉＴのドレ３− インとして共用することにより達成される。
（５） 発明Ｑ）実施例
以下本発明を実施例により図面を参照して具体的に説明
する。
する。
第３図（ａ）乃至（ｅ）は本発明の第一の実施例を示す
断面図である。第３図（ａ）において２１はｐ形シリコ
ン基板であって、結晶力位（１００）、抵抗率ｌ乃至１
０Ω−ｍである。この基板２１にｎ形つェル２２が形成
される。このｎ形つェル２２は従来技術と同様に、二酸
化シリコン（ｓｉｏｔ）良をマスクとしてイオン注入し
熱処理を施して形成される。次いでフィールド酸化膜２
３が形成される。
断面図である。第３図（ａ）において２１はｐ形シリコ
ン基板であって、結晶力位（１００）、抵抗率ｌ乃至１
０Ω−ｍである。この基板２１にｎ形つェル２２が形成
される。このｎ形つェル２２は従来技術と同様に、二酸
化シリコン（ｓｉｏｔ）良をマスクとしてイオン注入し
熱処理を施して形成される。次いでフィールド酸化膜２
３が形成される。
なお、ウェルとフィールド酸化膜の形成順序は前記の反
対でもよい。このフィールド酸化ａ２３は０ＭＯ８構造
の周囲のみに形成し、従来例の如く一つの０ＭＯ８構造
内のｎ ＭＯ８ＰＥＴとｐＭＯ８ｌｉ’ＢＴとの間には
形成しない。続いてゲート酸化ｊ！ｌ’２４を例えば厚
さ５Ｑｎｍ程度番こ形成する。
対でもよい。このフィールド酸化ａ２３は０ＭＯ８構造
の周囲のみに形成し、従来例の如く一つの０ＭＯ８構造
内のｎ ＭＯ８ＰＥＴとｐＭＯ８ｌｉ’ＢＴとの間には
形成しない。続いてゲート酸化ｊ！ｌ’２４を例えば厚
さ５Ｑｎｍ程度番こ形成する。
４−
両１ｉ’ＥＴ４こ共用のドレインとする金属導体層のた
めに、前記ゲート酸化膜２４を選択的に除去し開口を設
ける。この開口はｐ形基板２１．：ｎ形つェル２２とに
またがって設けられる。続いて本実施例においてはスパ
ッタリングにより、庫さ約３００ＯＡの白金（ｐｔ）層
２５を形成した。第３図（ａ）はこの状態を示Ｔ。
めに、前記ゲート酸化膜２４を選択的に除去し開口を設
ける。この開口はｐ形基板２１．：ｎ形つェル２２とに
またがって設けられる。続いて本実施例においてはスパ
ッタリングにより、庫さ約３００ＯＡの白金（ｐｔ）層
２５を形成した。第３図（ａ）はこの状態を示Ｔ。
前記ｐｔ層２５は本発明の特徴とするドレインのみなら
ず、ｎ ＭＯ８及びｐ ＭＯ８両１ｉ” Ｅ Ｔのゲー
ト電極をも形成するものであって、第３図中）に示す如
く、ＰｔＦ＊２５及びゲート酸化膜２４を選択的に除去
する。
ず、ｎ ＭＯ８及びｐ ＭＯ８両１ｉ” Ｅ Ｔのゲー
ト電極をも形成するものであって、第３図中）に示す如
く、ＰｔＦ＊２５及びゲート酸化膜２４を選択的に除去
する。
次にｎ＋領領域びｐ”を域を形成する。ますｎＭＯＳル
゛ＥＴのソース領域２６及びｐＭＯ８ＦＥ’ｌ’側のｎ
形つェル２２の電位安鷲のための１１＋領域２７の形成
のために、第３図（Ｃ）に示す如く、リングラフィ法に
よってレジストによるマスク２８をル成し、砒素（Ａｓ
）イオンを加速電圧５０ｋＶ程丸でドーズ童Ｉ Ｘ １
０１Ｓｃｍ−”程展に注入する。こ能する。続いてｐ
ＭＯ８１”Ｅ’Ｉ’のソース領域２９及びｎ ＭＯ８Ｆ
ＥＴ１ｌｌｌのｐ形基板２１の電位安定のためのｐ＋領
域３０の形成のために、前記方法と同様にしてωめ素０
イオンを注入する。しかる後に窒素（Ｎａ）′＃囲気中
において、温度１０５０Ｃ程度、時間約３０分の熱処理
を施すことにより、前記の注入さｎ、たＡｓ及びＢイオ
ンが活性化されて前記のｎ＋領域２６及び２７及びｐ＋
領域２９及び３０か形成される。
゛ＥＴのソース領域２６及びｐＭＯ８ＦＥ’ｌ’側のｎ
形つェル２２の電位安鷲のための１１＋領域２７の形成
のために、第３図（Ｃ）に示す如く、リングラフィ法に
よってレジストによるマスク２８をル成し、砒素（Ａｓ
）イオンを加速電圧５０ｋＶ程丸でドーズ童Ｉ Ｘ １
０１Ｓｃｍ−”程展に注入する。こ能する。続いてｐ
ＭＯ８１”Ｅ’Ｉ’のソース領域２９及びｎ ＭＯ８Ｆ
ＥＴ１ｌｌｌのｐ形基板２１の電位安定のためのｐ＋領
域３０の形成のために、前記方法と同様にしてωめ素０
イオンを注入する。しかる後に窒素（Ｎａ）′＃囲気中
において、温度１０５０Ｃ程度、時間約３０分の熱処理
を施すことにより、前記の注入さｎ、たＡｓ及びＢイオ
ンが活性化されて前記のｎ＋領域２６及び２７及びｐ＋
領域２９及び３０か形成される。
次にＰｔＪ曽２５に遇択的エツチングを実施して、第３
図（ｄ）Ｇこ示】−如く、本発明の特徴とする０ＭＯ８
ＦＥＴ（！：ｐ ＭＯＢ 、Ｆ”ＥＴ （！：４こ共用
のドレインとする金属導体層３１及びｎ ＭＯＳ Ｆ
ＥＴのケート電極３２及びｐＭＯ８ｌ”Ｅ’ｌ”のゲー
ト電極３３を分離する。なお３４は前記の熱処理によっ
て形成されたＰ ｔ −Ｓ ｉ共晶領域を示す。
図（ｄ）Ｇこ示】−如く、本発明の特徴とする０ＭＯ８
ＦＥＴ（！：ｐ ＭＯＢ 、Ｆ”ＥＴ （！：４こ共用
のドレインとする金属導体層３１及びｎ ＭＯＳ Ｆ
ＥＴのケート電極３２及びｐＭＯ８ｌ”Ｅ’ｌ”のゲー
ト電極３３を分離する。なお３４は前記の熱処理によっ
て形成されたＰ ｔ −Ｓ ｉ共晶領域を示す。
次に燐珪酸ガラ、ｘ、 （Ｐｈｏｓｐｈｏ Ｓｉ １ｉ
ｃａｔｅ Ｇｌａｓｓ ；以下Ｉ） ８ （３という）
による絶縁膜を形成し、ドレイン電極３５、ソース電極
３６及び３７のための開「】を設け、Ｉ）８Ｇの熔融処
理を行った後に、アして電極及び配線を形成して第３図
（ｅ）の０ＭＯ８構造が得られる。
ｃａｔｅ Ｇｌａｓｓ ；以下Ｉ） ８ （３という）
による絶縁膜を形成し、ドレイン電極３５、ソース電極
３６及び３７のための開「】を設け、Ｉ）８Ｇの熔融処
理を行った後に、アして電極及び配線を形成して第３図
（ｅ）の０ＭＯ８構造が得られる。
以上のｈ発明によって明らかな如く、本発明の０ＭＯ８
構造［おいてはｎＭＯ８ＰＥＴ とｐＭＯ８Ｆ’ＥＴと
の間を酸化膜等によって分離することなく、一つの金属
導体層よりなるドレインを両Ｆ’ＥＴ（こ共用している
ために、第３図（ｅ）に示したゲート間隔ｄは第１図の
従来例のゲート間隔ｄに比較して大幅に短縮されており
、構造も簡素化されている。
構造［おいてはｎＭＯ８ＰＥＴ とｐＭＯ８Ｆ’ＥＴと
の間を酸化膜等によって分離することなく、一つの金属
導体層よりなるドレインを両Ｆ’ＥＴ（こ共用している
ために、第３図（ｅ）に示したゲート間隔ｄは第１図の
従来例のゲート間隔ｄに比較して大幅に短縮されており
、構造も簡素化されている。
第４図は第二の実施例を示す断面図である。第４図に示
した実施例においては、本発明の特徴とするｎＭＯ８Ｂ
’ＥＴ及びｐＮＯ８ＦＥ’ｌ’に共用のドレインとする
金属導体層３１′が、ｐ形基板２１とｎ形つェル２２と
の境界部分において、これに７字形に挿入された形状を
なしている。
した実施例においては、本発明の特徴とするｎＭＯ８Ｂ
’ＥＴ及びｐＮＯ８ＦＥ’ｌ’に共用のドレインとする
金属導体層３１′が、ｐ形基板２１とｎ形つェル２２と
の境界部分において、これに７字形に挿入された形状を
なしている。
この形状の金属導体層３１′を形成するには、結晶方位
（１００）のシリコン基板を用いて、ｎウェル２２形成
後にたとえばＫＣｌ沿でエッチン７一 グを施してＶ字形の溝を形成することが必要であるが、
その他の製造方法は、前記第一の実施例と同様である。
（１００）のシリコン基板を用いて、ｎウェル２２形成
後にたとえばＫＣｌ沿でエッチン７一 グを施してＶ字形の溝を形成することが必要であるが、
その他の製造方法は、前記第一の実施例と同様である。
第４図に示した実施例の如く、金属導体層３１′を基板
２１とウェル２２間に挿入することは、０ＭＯ８ＦＥＴ
とｐＭＯ８ＰＥＴとのドレイン以外の（ｊ、ｉ％分にお
ける意図しない結合を防止する効果を有する。
２１とウェル２２間に挿入することは、０ＭＯ８ＦＥＴ
とｐＭＯ８ＰＥＴとのドレイン以外の（ｊ、ｉ％分にお
ける意図しない結合を防止する効果を有する。
前記実施例の０ＭＯ８構造は第５図に示す（ロ）路図の
如く接続されて以下に説明する如き動作を行う。Ｔなわ
ち、ｐ ＭＯ８Ｆ’Ｅ’ｌ’のソース２９は■ハｎＭＯ
８ＦＢ’ｒのソース２６はＶｓｓ＋コ接続され、ＶＤＤ
がＶｓｓより高電位である。ゲート電極３２及び３３は
相互に接続されてＶｏが入力され、共用Ｏ〕ドレイン３
１に出力Ｖ ｏｕｔを生ずる。
如く接続されて以下に説明する如き動作を行う。Ｔなわ
ち、ｐ ＭＯ８Ｆ’Ｅ’ｌ’のソース２９は■ハｎＭＯ
８ＦＢ’ｒのソース２６はＶｓｓ＋コ接続され、ＶＤＤ
がＶｓｓより高電位である。ゲート電極３２及び３３は
相互に接続されてＶｏが入力され、共用Ｏ〕ドレイン３
１に出力Ｖ ｏｕｔを生ずる。
第５図の回路図において、ゲート入力信号Ｖ。
が低電位のとき、ｎＭＯ８Ｆ’ＢＴはオフ、ｐＭＯ８Ｆ
’ＥＴはオンとなり、出力信号Ｖｏｕｔは冒′電位とな
る。
’ＥＴはオンとなり、出力信号Ｖｏｕｔは冒′電位とな
る。
またゲート入力信号Ｖｏが高電位のときはｐＭＯ８Ｆ
ＥＴがオフ、ｎ ＭＯ８ＰＥＴがオンとなり、出力８− 信号Ｖ ｏｕｔは低電位となる。
ＥＴがオフ、ｎ ＭＯ８ＰＥＴがオンとなり、出力８− 信号Ｖ ｏｕｔは低電位となる。
以上説明した本発明の０ＭＯ８構造の主要部分について
のエネルギ準位を第６丙に示す。第６図の実線はｎ Ｍ
ＯＢ 、Ｌｉ”ＥＴかオン状態を示し、一点鎖線により
９ＭＯ８がオン状態の場合を付記している。エネルギ準
位図の下に示した符号は、第３図（ｅ）もしくは第４図
において同一符号によって示した部分を示し、力１つ３
２′はｎチャネル、３３′はｎチャネルを示す。
のエネルギ準位を第６丙に示す。第６図の実線はｎ Ｍ
ＯＢ 、Ｌｉ”ＥＴかオン状態を示し、一点鎖線により
９ＭＯ８がオン状態の場合を付記している。エネルギ準
位図の下に示した符号は、第３図（ｅ）もしくは第４図
において同一符号によって示した部分を示し、力１つ３
２′はｎチャネル、３３′はｎチャネルを示す。
前記大軸例において説明した如く金属導体層３１４処
をｐ形シリコン基板２１及びｎ形つェル２２で挟み、ｐ
形基板２１に対し、ｎ形つェル２２を高電位とすること
により、ショットキ空乏層は金属導体層３１よりｐ形基
板２１側及びｎ形つェル２２側の双方に拡がる。
形基板２１に対し、ｎ形つェル２２を高電位とすること
により、ショットキ空乏層は金属導体層３１よりｐ形基
板２１側及びｎ形つェル２２側の双方に拡がる。
ゲート入力信号Ｖｏがｌｉｂ’Ｔｈ位のとき、ｎチャネ
ル３２′及びｎチャネル３３′θ〕エネルギ準第６図の
実線の如くなり、ｎ ＭＯ８ ＦＥＴでは電子がソース
２６よりｎチャネル３２′を通過してドレイン−９−
７ａ’わち金属導体層３１に流入するが、ｐＭＯ８Ｆ”
ＥＴでは正孔はｐチャネル３３′で阻止されており、ド
レイン電位は低電位となる。
ル３２′及びｎチャネル３３′θ〕エネルギ準第６図の
実線の如くなり、ｎ ＭＯ８ ＦＥＴでは電子がソース
２６よりｎチャネル３２′を通過してドレイン−９−
７ａ’わち金属導体層３１に流入するが、ｐＭＯ８Ｆ”
ＥＴでは正孔はｐチャネル３３′で阻止されており、ド
レイン電位は低電位となる。
ゲート入力信号■０が低電位のききは、同様にしてｐＭ
Ｏ８ＦＥＴで、正孔がソース２９よりｐチャネル３゛３
′を通過してドレインに流入し、ドレイン電位は高電位
となる。
Ｏ８ＦＥＴで、正孔がソース２９よりｐチャネル３゛３
′を通過してドレインに流入し、ドレイン電位は高電位
となる。
なお、ｐｉ−Ｂｒ共晶領域３４は前記ショットキ空乏層
の形成を助長し、ドレインの一部となる。
の形成を助長し、ドレインの一部となる。
なお、前記実施例においては金属導体層をＰｔを用いて
形成したが、タングステン（Ｗ）、パラジウム（Ｐｄ）
等信の金跣によっても同様の幼芽を有する金属導体層が
形成される。才たその形態は被着に駆足されず、拡散層
あるいは汗大層であってもよい。
形成したが、タングステン（Ｗ）、パラジウム（Ｐｄ）
等信の金跣によっても同様の幼芽を有する金属導体層が
形成される。才たその形態は被着に駆足されず、拡散層
あるいは汗大層であってもよい。
前記実施例の０ＭＯ８構造−の静特性の例を第７図に示
す。第７図において、横軸はケート電圧Ｖｏ。
す。第７図において、横軸はケート電圧Ｖｏ。
縦軸はドレイン出力電圧ｖｏ品を示し、図中の３曲線は
それぞれ附記したｎ −ｐソース間電圧■ＤＤの値に対
応する。第７図の静特性は要求を満足している。
それぞれ附記したｎ −ｐソース間電圧■ＤＤの値に対
応する。第７図の静特性は要求を満足している。
本発明は、０ＭＯ８構造において、基板とウェルとに猿
たがる金拘導体層を設け、該金塊導体層を該基板及び該
ウェルの何れに対しても逆バイアを形成しで、該金城褥
体層を双方のＭＯＳＦＥＴのドレインとして共用するこ
とにより大幅な微細化がｂ」能な簡素化された０ＭＯ８
構造を提供するものである。
たがる金拘導体層を設け、該金塊導体層を該基板及び該
ウェルの何れに対しても逆バイアを形成しで、該金城褥
体層を双方のＭＯＳＦＥＴのドレインとして共用するこ
とにより大幅な微細化がｂ」能な簡素化された０ＭＯ８
構造を提供するものである。
第１図及び第２図は従来技術による０ＭＯ８構造の例を
示す断面図、第３図（ａ）乃至（ｅ）は本発明の実施例
を示す断面図、第４図は本発明の他の実施例を示す断面
図、第５図は本発明の実施例の回路図、第６図は本発明
の実施例のエネルキバンドを示す図、第７図は本発明の
実施例の静特性の例を示す凶である。 図において、ｌはｐ形シリコン基板、２はｎ形つェル、
３はフィールド酸化膜、４はグーＨＦｔ化１１− 膜、５はゲート電極、６及び７はｎ＋領領域８はｐ チ
ャネルストッパ、９は電極、１ｏ及び１１はｐ＋領領域
１２はｎ＋チャネルストッパ、１３は電極、１４はｐ＋
領領域１５はｎ＋領領域２１はｐ形シリコン基板、２２
はｎ形つェル、２３はフィールド酸化族、２４はゲート
酸化膜、２５はｐｔ層、２６はソース領域、２７はｎ”
ｌｉｊ域、２８はマスク、２９はソース領域、３０はｐ
＋領領域３１及び３１’はドレインとする金属導体層、
３２はゲート鴫極、３２′はｎチャネル、３３はゲート
電極、３３′はｐチャネル、３４はＰｔ−８ｉ共晶領域
、３５はドレイン電極、３６及び３７はソース電極を示
す。 １２− χ／ Ｍ Ｐ２−図 矛ヲ図Ｃ鈷 ２う ３ｒシ ジ ハ４ ｒνノ ７３図・Ｃ′ 茅ヲ図ξｄ） 」シ シ ａ＝已ノ 千イ図 矛■
示す断面図、第３図（ａ）乃至（ｅ）は本発明の実施例
を示す断面図、第４図は本発明の他の実施例を示す断面
図、第５図は本発明の実施例の回路図、第６図は本発明
の実施例のエネルキバンドを示す図、第７図は本発明の
実施例の静特性の例を示す凶である。 図において、ｌはｐ形シリコン基板、２はｎ形つェル、
３はフィールド酸化膜、４はグーＨＦｔ化１１− 膜、５はゲート電極、６及び７はｎ＋領領域８はｐ チ
ャネルストッパ、９は電極、１ｏ及び１１はｐ＋領領域
１２はｎ＋チャネルストッパ、１３は電極、１４はｐ＋
領領域１５はｎ＋領領域２１はｐ形シリコン基板、２２
はｎ形つェル、２３はフィールド酸化族、２４はゲート
酸化膜、２５はｐｔ層、２６はソース領域、２７はｎ”
ｌｉｊ域、２８はマスク、２９はソース領域、３０はｐ
＋領領域３１及び３１’はドレインとする金属導体層、
３２はゲート鴫極、３２′はｎチャネル、３３はゲート
電極、３３′はｐチャネル、３４はＰｔ−８ｉ共晶領域
、３５はドレイン電極、３６及び３７はソース電極を示
す。 １２− χ／ Ｍ Ｐ２−図 矛ヲ図Ｃ鈷 ２う ３ｒシ ジ ハ４ ｒνノ ７３図・Ｃ′ 茅ヲ図ξｄ） 」シ シ ａ＝已ノ 千イ図 矛■
Claims (1)
- 第１の導電型を有する半導体基板の第１のチャネル形の
ＭＯ８電界効果トランジスタの活性領域と、該基板内に
形成された第２の導電型を有するウェルの第２のチャネ
ル形のＭＵｓｚ界効果トランジスタの活性領域とにまた
がる金属導体層を設け、該金属導体層を該基板及び該ウ
ェルの何れ（こ対しても逆バイアスとなる電位ζこおく
ことにより、該基板及び該ウェルの該金属導体層との接
触面の近傍に空乏層領域を形成して、該金属導体層を該
第１及び第２のチャネル形の双方のＭＯＢＪｗＬ界効果
トランジスタのドレインとすることを特徴とする０ＭＯ
８構造を石する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207829A JPS58108766A (ja) | 1981-12-22 | 1981-12-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207829A JPS58108766A (ja) | 1981-12-22 | 1981-12-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58108766A true JPS58108766A (ja) | 1983-06-28 |
Family
ID=16546201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56207829A Pending JPS58108766A (ja) | 1981-12-22 | 1981-12-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58108766A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336558A (ja) * | 1986-07-31 | 1988-02-17 | Asahi Chem Ind Co Ltd | 相補型集積回路 |
-
1981
- 1981-12-22 JP JP56207829A patent/JPS58108766A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336558A (ja) * | 1986-07-31 | 1988-02-17 | Asahi Chem Ind Co Ltd | 相補型集積回路 |
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