JP2938422B2 - Ｃｍｏｓデバイスにおけるラッチアップ耐性を増大させる方法および装置 - Google Patents
Ｃｍｏｓデバイスにおけるラッチアップ耐性を増大させる方法および装置Info
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- H01—ELECTRIC ELEMENTS
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Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体デバイ
スに関し、詳細にはラッチアップ耐性を増大させる方法
および構造に関する。
スに関し、詳細にはラッチアップ耐性を増大させる方法
および構造に関する。
【０００２】
【従来の技術】集積半導体デバイスの複雑さが増大し続
けるにつれて、半導体デバイスの密度を増加させる必要
に常に迫られている。この密度の増加は、もしもそれに
対処しなければデバイスの故障を生じ得る、いくつかの
問題を生み出している。そのような問題の１つは、半導
体デバイス、特にＣＭＯＳデバイスがラッチアップしや
すいことである。ラッチアップは、集積回路の要素間の
望ましくないトランジスタ作用によって生じる周知の問
題である。この望ましくないトランジスタ作用は様々な
事象によって引き起こされ、半導体デバイスを故障させ
ることがある。
けるにつれて、半導体デバイスの密度を増加させる必要
に常に迫られている。この密度の増加は、もしもそれに
対処しなければデバイスの故障を生じ得る、いくつかの
問題を生み出している。そのような問題の１つは、半導
体デバイス、特にＣＭＯＳデバイスがラッチアップしや
すいことである。ラッチアップは、集積回路の要素間の
望ましくないトランジスタ作用によって生じる周知の問
題である。この望ましくないトランジスタ作用は様々な
事象によって引き起こされ、半導体デバイスを故障させ
ることがある。
【０００３】ラッチアップは一般的に最新のＣＭＯＳデ
バイスにおいてｎチャネル・デバイスとｐチャネル・デ
バイスが近接することによって生じる。たとえば、ｐ型
基板上に製作した典型的なＣＭＯＳは、ｎウエル（また
はｎ型領域）に形成されたｐチャネル・デバイスとｐウ
エル（またはｐ型領域）に形成されたｎチャネル・デバ
イスを含み、このウエル間はわずかしか離れていない。
この構造は本来的に寄生横型バイポーラ構造（ｎｐｎ）
と寄生縦型バイポーラ構造（ｐｎｐ）を形成する。特定
のバイアス条件下で、ｐｎｐ構造はｎｐｎ構造（あるい
は逆に）にベース電流を供給して、１つのウエルから他
のウエルに大きな電流を流れさせる。この大きな電流が
ＣＭＯＳデバイスを損傷させる。
バイスにおいてｎチャネル・デバイスとｐチャネル・デ
バイスが近接することによって生じる。たとえば、ｐ型
基板上に製作した典型的なＣＭＯＳは、ｎウエル（また
はｎ型領域）に形成されたｐチャネル・デバイスとｐウ
エル（またはｐ型領域）に形成されたｎチャネル・デバ
イスを含み、このウエル間はわずかしか離れていない。
この構造は本来的に寄生横型バイポーラ構造（ｎｐｎ）
と寄生縦型バイポーラ構造（ｐｎｐ）を形成する。特定
のバイアス条件下で、ｐｎｐ構造はｎｐｎ構造（あるい
は逆に）にベース電流を供給して、１つのウエルから他
のウエルに大きな電流を流れさせる。この大きな電流が
ＣＭＯＳデバイスを損傷させる。
【０００４】ＣＭＯＳデバイスのラッチアップしやすい
傾向はいくつかの方法で対処されてきた。１つの方法は
トランジスタ（ｎｐｎとｐｎｐ）の「利得」すなわちベ
ータを減少させるものである。これは一般に、ラッチア
ップを誘導するためにノードに印加しなければならない
電圧／電流であるトリガ電圧／電流を増加させることに
よって、ＣＭＯＳデバイスのラッチアップしやすい傾向
を軽減する。
傾向はいくつかの方法で対処されてきた。１つの方法は
トランジスタ（ｎｐｎとｐｎｐ）の「利得」すなわちベ
ータを減少させるものである。これは一般に、ラッチア
ップを誘導するためにノードに印加しなければならない
電圧／電流であるトリガ電圧／電流を増加させることに
よって、ＣＭＯＳデバイスのラッチアップしやすい傾向
を軽減する。
【０００５】ラッチアップを扱う他の方法は、ラッチア
ップ保持電圧を上げることである。ラッチアップ保持電
圧とは、ラッチアップが起きた後に大きな電流を支持す
ることのできる最低の安定な電圧である。ラッチアップ
保持電圧を上げることによって、ラッチアップ耐性が向
上し、回路が損傷される可能性が低下する。最適の状況
は、保持電圧を、通常は公称供給電圧（Ｖｄｄ）の１．
５倍であるバーンイン電圧よりも大きくすることであ
る。
ップ保持電圧を上げることである。ラッチアップ保持電
圧とは、ラッチアップが起きた後に大きな電流を支持す
ることのできる最低の安定な電圧である。ラッチアップ
保持電圧を上げることによって、ラッチアップ耐性が向
上し、回路が損傷される可能性が低下する。最適の状況
は、保持電圧を、通常は公称供給電圧（Ｖｄｄ）の１．
５倍であるバーンイン電圧よりも大きくすることであ
る。
【０００６】ラッチアップの可能性を最小限に抑えるた
めに、シャロウ・トレンチ分離（ＳＴＩ）がｎチャネル
・デバイスとｐチャネル・デバイスの間に用いられてき
た。しかしデバイス密度が増加し続けるにつれてＳＴＩ
の深さは減少する傾向にある。これによって、ラッチア
ップ保持電圧は低下する。ラッチアップ保持電圧が顕著
に減少、すなわちバーンイン電圧未満になった場合、デ
バイスの信頼性は悪影響を受ける。
めに、シャロウ・トレンチ分離（ＳＴＩ）がｎチャネル
・デバイスとｐチャネル・デバイスの間に用いられてき
た。しかしデバイス密度が増加し続けるにつれてＳＴＩ
の深さは減少する傾向にある。これによって、ラッチア
ップ保持電圧は低下する。ラッチアップ保持電圧が顕著
に減少、すなわちバーンイン電圧未満になった場合、デ
バイスの信頼性は悪影響を受ける。
【０００７】
【発明が解決しようとする課題】したがって、ラッチア
ップ保持電圧を増大させることによってＣＭＯＳデバイ
スのラッチアップ耐性を高める改良された方法が求めら
れている。
ップ保持電圧を増大させることによってＣＭＯＳデバイ
スのラッチアップ耐性を高める改良された方法が求めら
れている。
【０００８】
【課題を解決するための手段】本発明は、従来の技術の
限界を克服し、デバイス間での電荷担体の移動度を低下
させることによって、ＣＭＯＳデバイスのラッチアップ
耐性を増大させる装置および方法を提供する。好ましい
実施形態では、ｎチャネル・デバイスとｐチャネル・デ
バイスの間のシャロウ・トレンチ分離の下に形成した注
入物を用いる。この注入物は、ｐ＋領域からｎ＋領域に
またその逆に流れる担体の移動度を減少させる。これに
よってラッチアップ保持電圧が増加し、従って技術の信
頼性が向上する。この注入物は追加のフォトリソグラフ
ィ・マスクの必要なしに形成できる。本発明の利点は、
製造プロセスに過度の複雑さを加えずまた半導体基板上
に大きな面積を必要とせずに、ラッチアップに対する耐
性を増大させることである。
限界を克服し、デバイス間での電荷担体の移動度を低下
させることによって、ＣＭＯＳデバイスのラッチアップ
耐性を増大させる装置および方法を提供する。好ましい
実施形態では、ｎチャネル・デバイスとｐチャネル・デ
バイスの間のシャロウ・トレンチ分離の下に形成した注
入物を用いる。この注入物は、ｐ＋領域からｎ＋領域に
またその逆に流れる担体の移動度を減少させる。これに
よってラッチアップ保持電圧が増加し、従って技術の信
頼性が向上する。この注入物は追加のフォトリソグラフ
ィ・マスクの必要なしに形成できる。本発明の利点は、
製造プロセスに過度の複雑さを加えずまた半導体基板上
に大きな面積を必要とせずに、ラッチアップに対する耐
性を増大させることである。
【０００９】
【発明の実施の形態】本発明の好ましい実施形態は、従
来の技術の限界を克服し、ｎチャネル・デバイスとｐチ
ャネル・デバイスの間での担体の移動度を低下させるこ
とによってＣＭＯＳデバイスのラッチアップ耐性を増大
させる装置および方法を提供する。これはデバイス間に
注入物を形成することによって達成される。好ましい実
施形態では、この注入物は、ｎチャネル・デバイスとｐ
チャネル・デバイスの間のシャロウ・トレンチ分離（Ｓ
ＴＩ）の下に形成される。この注入物は、追加の高エネ
ルギー注入または追加のマスク・レベルなしに形成でき
る。
来の技術の限界を克服し、ｎチャネル・デバイスとｐチ
ャネル・デバイスの間での担体の移動度を低下させるこ
とによってＣＭＯＳデバイスのラッチアップ耐性を増大
させる装置および方法を提供する。これはデバイス間に
注入物を形成することによって達成される。好ましい実
施形態では、この注入物は、ｎチャネル・デバイスとｐ
チャネル・デバイスの間のシャロウ・トレンチ分離（Ｓ
ＴＩ）の下に形成される。この注入物は、追加の高エネ
ルギー注入または追加のマスク・レベルなしに形成でき
る。
【００１０】図１は、その上に後でＣＭＯＳデバイスが
製作される、ウエハ部分１００の概略断面図である。好
ましい実施形態では、ウエハ部分１００は、最上部にｐ
エピタキシャル層を備えるｐ＋基板を含む。勿論、他の
適切な基板材料をも使用できる。
製作される、ウエハ部分１００の概略断面図である。好
ましい実施形態では、ウエハ部分１００は、最上部にｐ
エピタキシャル層を備えるｐ＋基板を含む。勿論、他の
適切な基板材料をも使用できる。
【００１１】図２に移ると、好ましい実施形態によれ
ば、シャロウ・トレンチ分離（ＳＴＩ）１０２を使っ
て、ｐチャネル・デバイスからｎチャネル・デバイスを
分離する。ＳＴＩは反応性イオン・エッチング（ＲＩ
Ｅ）など適切などの加工法でも形成できる。たとえばマ
スキング層１０４をウエハ１００を横切って付着する。
マスキング層は適切な材料を含むことができ、たとえば
窒化シリコン（ＳｉＮ）層の下の酸化シリコン（ＳｉＯ
2）層は、エッチ・マスクを形成するためにパターン化
される普通に使用される材料である。次いでマスキング
層１０４を通常のフォトリソグラフィ技術を用いてパタ
ーン化する。次いでマスキング層１０４で覆われていな
いウエハの部分をエッチングにより除去することによっ
て、ＳＴＩ１０２を形成する。
ば、シャロウ・トレンチ分離（ＳＴＩ）１０２を使っ
て、ｐチャネル・デバイスからｎチャネル・デバイスを
分離する。ＳＴＩは反応性イオン・エッチング（ＲＩ
Ｅ）など適切などの加工法でも形成できる。たとえばマ
スキング層１０４をウエハ１００を横切って付着する。
マスキング層は適切な材料を含むことができ、たとえば
窒化シリコン（ＳｉＮ）層の下の酸化シリコン（ＳｉＯ
2）層は、エッチ・マスクを形成するためにパターン化
される普通に使用される材料である。次いでマスキング
層１０４を通常のフォトリソグラフィ技術を用いてパタ
ーン化する。次いでマスキング層１０４で覆われていな
いウエハの部分をエッチングにより除去することによっ
て、ＳＴＩ１０２を形成する。
【００１２】これによってシャロウ・トレンチ分離１０
２が形成される。次の加工段階で、ウエハ部分１００上
にｎチャネル・デバイスとｐチャネル・デバイスが形成
される。ＳＴＩ１０２などの分離領域がこれらの各種デ
バイスの間（すなわち、２つのｎチャネル・デバイスの
間、２つのｐチャネル・デバイスの間、およびｎチャネ
ル・デバイスとｐチャネル・デバイスの間）に形成され
る。これらすべての場合にＳＴＩ１０２はデバイスを相
互に分離する働きをする。
２が形成される。次の加工段階で、ウエハ部分１００上
にｎチャネル・デバイスとｐチャネル・デバイスが形成
される。ＳＴＩ１０２などの分離領域がこれらの各種デ
バイスの間（すなわち、２つのｎチャネル・デバイスの
間、２つのｐチャネル・デバイスの間、およびｎチャネ
ル・デバイスとｐチャネル・デバイスの間）に形成され
る。これらすべての場合にＳＴＩ１０２はデバイスを相
互に分離する働きをする。
【００１３】やがて明らかになるであろうが、好ましい
実施形態ではＳＴＩ１０２の下での担体の移動度が低下
し、これによってデバイス間の有効な分離を維持しなが
ら、ＳＴＩ１０２を従来技術のＳＴＩよりもより浅くす
ることができる。このように、この好ましい実施形態
は、ラッチアップ耐性を低下させずにＳＴＩのスケーラ
ビリティを向上させる。
実施形態ではＳＴＩ１０２の下での担体の移動度が低下
し、これによってデバイス間の有効な分離を維持しなが
ら、ＳＴＩ１０２を従来技術のＳＴＩよりもより浅くす
ることができる。このように、この好ましい実施形態
は、ラッチアップ耐性を低下させずにＳＴＩのスケーラ
ビリティを向上させる。
【００１４】図３に移ると、次の段階は、ＳＴＩトレン
チ内に側壁酸化物１１０（ＳｉＯ2が適切）を成長させ
ることである。側壁酸化物１１０は、ＳＴＩエッチング
によって生じる応力を低減し、表面汚染を除去する働き
をする。
チ内に側壁酸化物１１０（ＳｉＯ2が適切）を成長させ
ることである。側壁酸化物１１０は、ＳＴＩエッチング
によって生じる応力を低減し、表面汚染を除去する働き
をする。
【００１５】好ましい実施形態によれば、ＳＴＩ１０２
の下を移動する担体の移動度を低下させることによっ
て、ラッチアップ耐性が増大する。具体的には、１つま
たは複数の注入物を用いてラッチアップ保持電圧を改善
する。これらの注入物は追加のマスクなしに作ることが
できる。
の下を移動する担体の移動度を低下させることによっ
て、ラッチアップ耐性が増大する。具体的には、１つま
たは複数の注入物を用いてラッチアップ保持電圧を改善
する。これらの注入物は追加のマスクなしに作ることが
できる。
【００１６】図４に移ると元素を注入してＳＴＩ１０２
の下に注入物１０６を形成する。注入は、たとえば従来
のイオン注入技術のような適切な手順を用いて行うこと
ができる。マスキング層１０４は注入物がウエハ１００
の他の部分に入るのをブロックする。したがって、注入
物は自己整列し、追加のマスクや工程段階は必要でな
い。
の下に注入物１０６を形成する。注入は、たとえば従来
のイオン注入技術のような適切な手順を用いて行うこと
ができる。マスキング層１０４は注入物がウエハ１００
の他の部分に入るのをブロックする。したがって、注入
物は自己整列し、追加のマスクや工程段階は必要でな
い。
【００１７】注入物にはＳＴＩ１０２の下の担体移動度
を十分に低下させる適切な材料であれば何を使用しても
よい。注入物の元素はｎウエルまたはｐウエルのカウン
タ・ドーピングが最小になるように選ぶことが好まし
く、したがって好ましい注入物は隣接するｎウエルまた
はｐウエルに対するドーピング変化を最小にするはずで
ある。さらに、好ましい注入物は、拡散度が低くなり、
したがって注入物が隣接したデバイス中に拡散する確率
を低減するように選択すべきである。
を十分に低下させる適切な材料であれば何を使用しても
よい。注入物の元素はｎウエルまたはｐウエルのカウン
タ・ドーピングが最小になるように選ぶことが好まし
く、したがって好ましい注入物は隣接するｎウエルまた
はｐウエルに対するドーピング変化を最小にするはずで
ある。さらに、好ましい注入物は、拡散度が低くなり、
したがって注入物が隣接したデバイス中に拡散する確率
を低減するように選択すべきである。
【００１８】従って、その元素は大きな重い元素を含む
ことが好ましい。大きな元素は散乱の確率を増大させ、
従ってＳＴＩの下の担体移動度を著しく減少させる。ラ
ッチアップが発生すると、電流はほぼ完全にＳＴＩ１０
２の下を流れ、したがってＳＴＩ１０２の下の移動度の
低下はラッチアップ保持電圧を増加させる。
ことが好ましい。大きな元素は散乱の確率を増大させ、
従ってＳＴＩの下の担体移動度を著しく減少させる。ラ
ッチアップが発生すると、電流はほぼ完全にＳＴＩ１０
２の下を流れ、したがってＳＴＩ１０２の下の移動度の
低下はラッチアップ保持電圧を増加させる。
【００１９】好ましい注入物は、たとえばアルゴン（Ａ
ｒ）、ゲルマニウム（Ｇｅ）、窒素（Ｎ）のような電気
的に中性な元素でよく、従って基板のドーパント・プロ
フィールにほとんど変化を与えずに担体の移動度を減少
させる。あるいは、注入物は移動度を減少するがドーパ
ント・プロフィールの正味の変化が少ないｐ型材料とｎ
型材料の組合せでもよい。この場合、インジウム（Ｉ
ｎ）とアンチモン（Ｓｂ）を、またリン（Ｐ）とホウ素
（Ｂ）を組み合わせて使用できる。これらの元素は、Ｓ
ＴＩ１０２の下に注入されるとＳＴＩ１０２の下の担体
の移動度を減少させる。これによってラッチアップ保持
電圧を増大させ、ラッチアップ耐性を増加させる。
ｒ）、ゲルマニウム（Ｇｅ）、窒素（Ｎ）のような電気
的に中性な元素でよく、従って基板のドーパント・プロ
フィールにほとんど変化を与えずに担体の移動度を減少
させる。あるいは、注入物は移動度を減少するがドーパ
ント・プロフィールの正味の変化が少ないｐ型材料とｎ
型材料の組合せでもよい。この場合、インジウム（Ｉ
ｎ）とアンチモン（Ｓｂ）を、またリン（Ｐ）とホウ素
（Ｂ）を組み合わせて使用できる。これらの元素は、Ｓ
ＴＩ１０２の下に注入されるとＳＴＩ１０２の下の担体
の移動度を減少させる。これによってラッチアップ保持
電圧を増大させ、ラッチアップ耐性を増加させる。
【００２０】従って、注入物は、隣接したウエルに対す
る影響を最小にするｎ型材料とｐ型材料のカウンタ・ド
ーピングの組合せまたは電気的に不活性な化学種のいず
れかとすることが好ましい。注入物をＳＴＩ１０２の真
下に保持するために、比較的低いエネルギーで注入物を
注入することが好ましい。
る影響を最小にするｎ型材料とｐ型材料のカウンタ・ド
ーピングの組合せまたは電気的に不活性な化学種のいず
れかとすることが好ましい。注入物をＳＴＩ１０２の真
下に保持するために、比較的低いエネルギーで注入物を
注入することが好ましい。
【００２１】代替実施形態では注入物１０６を側壁酸化
１１０の形成に先立って形成する。
１１０の形成に先立って形成する。
【００２２】図５に移り、ウエハの製作が続く。具体的
には、ＳＴＩトレンチを充填し、次いでウエハ１００を
化学機械式研磨（ＣＭＰ）によって平坦化する。これに
よって残存するマスキング層１０４と過剰の側壁酸化物
が除去され、シャロウ・トレンチ分離が完成する。
には、ＳＴＩトレンチを充填し、次いでウエハ１００を
化学機械式研磨（ＣＭＰ）によって平坦化する。これに
よって残存するマスキング層１０４と過剰の側壁酸化物
が除去され、シャロウ・トレンチ分離が完成する。
【００２３】個々のデバイスがシャロウ・トレンチ分離
の両側に製作される。図６に移ると、完成したデバイス
の例が示されている。具体的には、ゲート６０２、ゲー
ト酸化物６０４および拡散領域６０６、６０８を含むｎ
チャネル・デバイスがｐウエル６１０中に形成される。
同様にゲート６１２、ゲート酸化物６１４および拡散領
域６１６、６１８を含むｐチャネル・デバイスがｎウエ
ル６２０中に形成される。好ましい実施形態によれば、
注入物１０６はデバイス間の担体移動度を減少させるこ
とによってラッチアップ保持電圧を増大させる働きをす
る。これによってＣＭＯＳデバイスのラッチアップ耐性
が向上する。
の両側に製作される。図６に移ると、完成したデバイス
の例が示されている。具体的には、ゲート６０２、ゲー
ト酸化物６０４および拡散領域６０６、６０８を含むｎ
チャネル・デバイスがｐウエル６１０中に形成される。
同様にゲート６１２、ゲート酸化物６１４および拡散領
域６１６、６１８を含むｐチャネル・デバイスがｎウエ
ル６２０中に形成される。好ましい実施形態によれば、
注入物１０６はデバイス間の担体移動度を減少させるこ
とによってラッチアップ保持電圧を増大させる働きをす
る。これによってＣＭＯＳデバイスのラッチアップ耐性
が向上する。
【００２４】本発明をシャロウ・トレンチ分離を用いた
ＣＭＯＳデバイスの好ましい実施形態の例について図示
し記載したが、当業者なら、本発明の精神と範囲からか
け離れることなく形式および細部に様々な変更ができる
ことを理解するであろう。特にＳＴＩの下の担体の移動
度を減少させる注入物はどのようなタイプのものでも作
成することができる。
ＣＭＯＳデバイスの好ましい実施形態の例について図示
し記載したが、当業者なら、本発明の精神と範囲からか
け離れることなく形式および細部に様々な変更ができる
ことを理解するであろう。特にＳＴＩの下の担体の移動
度を減少させる注入物はどのようなタイプのものでも作
成することができる。
【００２５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２６】（１）半導体基板内に製作されたＣＭＯＳ
デバイスにおけるラッチアップ保持電圧を増加させる分
離構造であって ａ）前記半導体基板内に製作されたシャロウ・トレンチ
と ｂ）前記半導体基板の前記トレンチの下に形成され、前
記基板内の前記シャロウ・トレンチの下の担体の移動度
を減少させる注入物とを含む分離構造。 （２）前記注入物がｎ型の化学種とｐ型の化学種を含
み、ドーパント・プロフィールの正味の変化が小さい上
記（１）に記載の分離構造。 （３）前記注入物が電気的に中性の化学種を含む上記
（１）に記載の分離構造。 （４）前記注入物がアルゴンを含む上記（１）に記載の
分離構造。 （５）前記注入物が酸素を含む上記（１）に記載の分離
構造。 （６）前記注入物がゲルマニウムを含む上記（１）に記
載の分離構造。 （７）前記注入物が窒素を含む上記（１）に記載の分離
構造。 （８）前記注入物がインジウムとアンチモンを含む上記
（１）に記載の分離構造。 （９）前記インジウムとアンチモンの注入物が電気的に
ほぼ中性の組合せを含む上記（８）に記載の分離構造。 （１０）前記注入物がホウ素とリンを含む上記（１）に
記載の分離構造。 （１１）前記ホウ素とリンが電気的にほぼ中性の組合せ
を含む上記（１０）に記載の分離構造。 （１２）ＣＭＯＳデバイス中でのラッチアップの損傷作
用を低減する方法であって、 ａ）半導体基板を提供する段階と、 ｂ）前記半導体基板中にシャロウ・トレンチを画定する
段階と、 ｃ）前記シャロウ・トレンチの下にその移動度を減少さ
せる化学種を注入する段階とを含む方法。 （１３）前記移動度を減少させる化学種がドーパント・
プロフィールの正味の変化が低いｎ型の化学種とｐ型の
化学種の組合せである上記（１２）に記載の方法。 （１４）前記移動度を減少させる化学種がドーパント・
プロフィールの変化が低い中性の化学種を含む上記（１
２）に記載の方法。 （１５）前記移動度を減少させる化学種がアルゴンを含
む上記（１２）に記載の方法。 （１６）前記移動度を減少させる化学種が酸素を含む上
記（１２）に記載の方法。 （１７）前記移動度を減少させる化学種がゲルマニウム
を含む上記（１２）に記載の方法。 （１８）前記移動度を減少させる化学種が窒素を含む上
記（１２）に記載の方法。 （１９）前記移動度を減少させる化学種がインジウムと
アンチモンを含む上記（１２）に記載の方法。 （２０）前記移動度を減少させる化学種がホウ素とリン
を含む上記（１２）に記載の方法。
デバイスにおけるラッチアップ保持電圧を増加させる分
離構造であって ａ）前記半導体基板内に製作されたシャロウ・トレンチ
と ｂ）前記半導体基板の前記トレンチの下に形成され、前
記基板内の前記シャロウ・トレンチの下の担体の移動度
を減少させる注入物とを含む分離構造。 （２）前記注入物がｎ型の化学種とｐ型の化学種を含
み、ドーパント・プロフィールの正味の変化が小さい上
記（１）に記載の分離構造。 （３）前記注入物が電気的に中性の化学種を含む上記
（１）に記載の分離構造。 （４）前記注入物がアルゴンを含む上記（１）に記載の
分離構造。 （５）前記注入物が酸素を含む上記（１）に記載の分離
構造。 （６）前記注入物がゲルマニウムを含む上記（１）に記
載の分離構造。 （７）前記注入物が窒素を含む上記（１）に記載の分離
構造。 （８）前記注入物がインジウムとアンチモンを含む上記
（１）に記載の分離構造。 （９）前記インジウムとアンチモンの注入物が電気的に
ほぼ中性の組合せを含む上記（８）に記載の分離構造。 （１０）前記注入物がホウ素とリンを含む上記（１）に
記載の分離構造。 （１１）前記ホウ素とリンが電気的にほぼ中性の組合せ
を含む上記（１０）に記載の分離構造。 （１２）ＣＭＯＳデバイス中でのラッチアップの損傷作
用を低減する方法であって、 ａ）半導体基板を提供する段階と、 ｂ）前記半導体基板中にシャロウ・トレンチを画定する
段階と、 ｃ）前記シャロウ・トレンチの下にその移動度を減少さ
せる化学種を注入する段階とを含む方法。 （１３）前記移動度を減少させる化学種がドーパント・
プロフィールの正味の変化が低いｎ型の化学種とｐ型の
化学種の組合せである上記（１２）に記載の方法。 （１４）前記移動度を減少させる化学種がドーパント・
プロフィールの変化が低い中性の化学種を含む上記（１
２）に記載の方法。 （１５）前記移動度を減少させる化学種がアルゴンを含
む上記（１２）に記載の方法。 （１６）前記移動度を減少させる化学種が酸素を含む上
記（１２）に記載の方法。 （１７）前記移動度を減少させる化学種がゲルマニウム
を含む上記（１２）に記載の方法。 （１８）前記移動度を減少させる化学種が窒素を含む上
記（１２）に記載の方法。 （１９）前記移動度を減少させる化学種がインジウムと
アンチモンを含む上記（１２）に記載の方法。 （２０）前記移動度を減少させる化学種がホウ素とリン
を含む上記（１２）に記載の方法。
【図面の簡単な説明】
【図１】ウエハ部分の側面縦断面図である。
【図２】シャロウ・トレンチ分離のためのトレンチ・エ
ッチング後のウエハ部分の側面縦断面図である。
ッチング後のウエハ部分の側面縦断面図である。
【図３】側壁が酸化されたシャロウ・トレンチ分離を備
えるウエハ部分の側面縦断面図である。
えるウエハ部分の側面縦断面図である。
【図４】シャロウ・トレンチ分離とシャロウ・トレンチ
分離の下の注入物を備えるウエハ部分の側面縦断面図で
ある。
分離の下の注入物を備えるウエハ部分の側面縦断面図で
ある。
【図５】完成したシャロウ・トレンチ分離とシャロウ・
トレンチ分離の下の注入物を備えるウエハ部分の側面縦
断面図である。
トレンチ分離の下の注入物を備えるウエハ部分の側面縦
断面図である。
【図６】ｎウエルおよびｐウエル内にデバイスが形成さ
れたウエハ部分の側面縦断面図である。
れたウエハ部分の側面縦断面図である。
１００ ウエハ部分 １０２ ＳＴＩ １０４ マスキング層 １０６ 注入物 １１０ 側壁酸化 ６０２ ゲート ６０４ ゲート酸化物 ６０６ 拡散領域 ６０８ 拡散領域 ６１０ ｐウエル ６１２ ゲート ６１４ ゲート酸化物 ６１６ 拡散領域 ６１８ 拡散領域 ６２０ ｎウエル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・ジェイ・ゴーシア・ジュニア アメリカ合衆国05401 バーモント州バ ーリントンノース・ウィラード・ストリ ート 11 (72)発明者 ティエン・シャオウェイ アメリカ合衆国05452−3806 バーモン ト州エセックス・ジャンクション リッ ジ・ロード ４ (56)参考文献 特開 昭59−161859（ＪＰ，Ａ) 特開 平１−208860（ＪＰ，Ａ) 特開 昭63−17542（ＪＰ，Ａ) 特開 昭52−72583（ＪＰ，Ａ) 特開 昭52−21775（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/092 H01L 21/76 H01L 21/322
Claims (8)
- 【請求項１】半導体基板の表面において近接配置のｐウ
エル内およびｎウエル内のｎチャネル・デバイスおよび
ｐチャネル・デバイスから成るＣＭＯＳデバイスにおけ
るラッチアップ保持電圧を増加させる分離構造であっ
て、前記両ウエルの対向する両側縁に跨がって前記表面から
前記ウエルの底面よりも浅いレベルまで延びている シャ
ロウ・トレンチと、 前記半導体基板の前記トレンチの真下に前記対向側縁を
横切って延びイオン注入により形成された領域であっ
て、担体移動度を実質的に減少させると共に、比較的低
い拡散度を有し、前記半導体基板表面のドーパント・プ
ロフィールの正味の変化を実質的に与えない組合せのｐ
型材料及びｎ型材料を含むイオン注入領域と、 を含む分離構造。 - 【請求項２】前記イオン注入領域がインジウムおよびア
ンチモンを実質的に電気的中性の組合せで含む請求項１
に記載の分離構造。 - 【請求項３】前記イオン注入領域がホウ素およびリンを
実質的に電気的中性の組合せで含む請求項１に記載の分
離構造。 - 【請求項４】半導体基板の表面において近接配置のｐウ
エル内およびｎウエル内のｎチャネル・デバイスおよび
ｐチャネル・デバイスから成るＣＭＯＳデバイスにおけ
るラッチアップ保持電圧を増加させる分離構造であっ
て、前記両ウエルの対向する両側縁に跨がって前記表面から
前記ウエルの底面よりも浅いレベルまで延びている シャ
ロウ・トレンチと、 前記半導体基板の前記トレンチの真下に前記対向側縁を
横切って延びアルゴンまたは窒素のイオン注入により形
成された担体移動度を実質的に減少させる領域と、 を含む分離構造。 - 【請求項５】半導体基板の表面において近接配置のｐウ
エル内およびｎウエル内のｎチャネル・デバイスおよび
ｐチャネル・デバイスから成るＣＭＯＳデバイス中のラ
ッチアップの損傷作用を低減する方法であって、表面にｐウエルおよびｎウエルを形成すべき半導体基板
を用意する 段階と、前記両ウエルの対向する両側縁に跨がる寸法の開口を有
するマスク層を半導体基板表面上に形成する段階と、 前記半導体基板表面からウエル予定領域の底面よりも浅
いレベルに達する シャロウ・トレンチを前記マスク開口
を介して形成する段階と、前記トレンチの内壁上に絶縁物層を成長させる段階と、 担体移動度を実質的に減少させると共に、比較的低い拡
散度を有し、前記半導体基板表面のドーパント・プロフ
ィールの正味の変化を実質的に与えない組合せをもって
ｐ型イオンおよびｎ型イオンを前記マスク開口および前
記絶縁物層を介して 前記半導体基板の前記トレンチの真
下に注入する段階と、 を含む方法。 - 【請求項６】前記組合せがインジウムおよびアンチモン
を実質的に電気的中性の組合せで含む請求項５に記載の
方法。 - 【請求項７】前記組合せがホウ素およびリンを実質的に
電気的中性の組合せで含む請求項５に記載の方法。 - 【請求項８】半導体基板の表面において近接配置のｐウ
エル内およびｎウエル内のｎチャネル・デバイスおよび
ｐチャネル・デバイスから成るＣＭＯＳデバイス中のラ
ッチアップの損傷作用を低減する方法であって、表面にｐウエルおよびｎウエルを形成すべき半導体基板
を用意する 段階と、前記両ウエルの対向する両側縁に跨がる寸法の開口を有
するマスク層を半導体基板表面上に形成する段階と、 前記半導体基板表面からウエル予定領域の底面よりも浅
いレベルに達する シャロウ・トレンチを前記マスク開口
を介して形成する段階と、前記トレンチの内壁上に絶縁物層を成長させる段階と、 アルゴンまたは窒素のイオンを前記マスク開口および前
記絶縁物層を介して 前記半導体基板の前記トレンチの真
下に注入する段階と、 を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/819615 | 1997-03-17 | ||
| US08/819,615 US5770504A (en) | 1997-03-17 | 1997-03-17 | Method for increasing latch-up immunity in CMOS devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10261766A JPH10261766A (ja) | 1998-09-29 |
| JP2938422B2 true JP2938422B2 (ja) | 1999-08-23 |
Family
ID=25228617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10039909A Expired - Fee Related JP2938422B2 (ja) | 1997-03-17 | 1998-02-23 | Ｃｍｏｓデバイスにおけるラッチアップ耐性を増大させる方法および装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5770504A (ja) |
| JP (1) | JP2938422B2 (ja) |
| KR (1) | KR100288669B1 (ja) |
| MY (1) | MY120978A (ja) |
| SG (1) | SG60207A1 (ja) |
| TW (1) | TW353796B (ja) |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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