JP3364903B2 - 埋込みチャネルｐｆｅｔの性能および信頼性を向上させるためのディープ・ディボット・マスク - Google Patents
埋込みチャネルｐｆｅｔの性能および信頼性を向上させるためのディープ・ディボット・マスクInfo
- Publication number
- JP3364903B2 JP3364903B2 JP29109099A JP29109099A JP3364903B2 JP 3364903 B2 JP3364903 B2 JP 3364903B2 JP 29109099 A JP29109099 A JP 29109099A JP 29109099 A JP29109099 A JP 29109099A JP 3364903 B2 JP3364903 B2 JP 3364903B2
- Authority
- JP
- Japan
- Prior art keywords
- well
- divot
- region
- forming
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004020 conductor Substances 0.000 claims abstract description 55
- 239000004065 semiconductor Substances 0.000 claims abstract description 50
- 239000012212 insulator Substances 0.000 claims abstract description 42
- 230000005669 field effect Effects 0.000 claims abstract description 40
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 30
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims description 44
- 238000002955 isolation Methods 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 36
- 150000004767 nitrides Chemical class 0.000 description 33
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 238000005530 etching Methods 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000002784 hot electron Substances 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 238000006731 degradation reaction Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は一般に、ゲートに隣
接したシャロー・トレンチ分離領域のディボット（ｄｉ
ｖｏｔ）の深さを調整することによって金属酸化膜半導
体電界効果トランジスタのゲートのラップアラウンド量
を制御することに関する。
接したシャロー・トレンチ分離領域のディボット（ｄｉ
ｖｏｔ）の深さを調整することによって金属酸化膜半導
体電界効果トランジスタのゲートのラップアラウンド量
を制御することに関する。
【０００２】
【従来の技術】トランジスタ・ウェルに隣接するシャロ
ー・トレンチ分離（ＳＴＩ）領域にあって、表面チャネ
ルＮ型金属酸化膜半導体電界効果トランジスタ（ＮＦＥ
Ｔ）の犠牲酸化物層を除去した結果であるディボット
が、ゲート導体がＮＦＥＴのシリコンのコーナに「ラッ
プアラウンド」する原因であることはよく認識されてい
る。このラップアラウンドによって、ＮＦＥＴのしきい
電圧（Ｖｔ）制御能力は不十分なものとなる。埋込みチ
ャネルＰＦＥＴデバイスに隣接したこのようなディボッ
ト１２、１３を図１に示す。このようにしきい電圧制御
能力が不十分なため、目標オフ電流（例えば、電界効果
トランジスタがオフの場合のドレイン−ソース電流「Ｉ
ｏｆｆ」）を満足させる目的で、ゲート導体の下のＰウ
ェルのドーピング濃度が高められる。
ー・トレンチ分離（ＳＴＩ）領域にあって、表面チャネ
ルＮ型金属酸化膜半導体電界効果トランジスタ（ＮＦＥ
Ｔ）の犠牲酸化物層を除去した結果であるディボット
が、ゲート導体がＮＦＥＴのシリコンのコーナに「ラッ
プアラウンド」する原因であることはよく認識されてい
る。このラップアラウンドによって、ＮＦＥＴのしきい
電圧（Ｖｔ）制御能力は不十分なものとなる。埋込みチ
ャネルＰＦＥＴデバイスに隣接したこのようなディボッ
ト１２、１３を図１に示す。このようにしきい電圧制御
能力が不十分なため、目標オフ電流（例えば、電界効果
トランジスタがオフの場合のドレイン−ソース電流「Ｉ
ｏｆｆ」）を満足させる目的で、ゲート導体の下のＰウ
ェルのドーピング濃度が高められる。
【０００３】しかし、ドーピング濃度を高めるこの従来
の解決法には問題がある。これは、Ｐウェルの表面濃度
を高くする（例えば、５×１０17ｃｍ-3超とする）と、
アレイ接合部での漏れが急激に増大することが観察され
ているからである。ＳＴＩディボットに起因するこのＮ
ＦＥＴアレイの問題のため、ディボットの深さをできる
だけ浅くすることに大きな関心が寄せられている。
の解決法には問題がある。これは、Ｐウェルの表面濃度
を高くする（例えば、５×１０17ｃｍ-3超とする）と、
アレイ接合部での漏れが急激に増大することが観察され
ているからである。ＳＴＩディボットに起因するこのＮ
ＦＥＴアレイの問題のため、ディボットの深さをできる
だけ浅くすることに大きな関心が寄せられている。
【０００４】本発明は、ＮＦＥＴデバイスのディボット
の深さを最小限に抑え、同時に、同じウェーハ上に製造
された埋込みチャネルＰＦＥＴデバイスなどの他のデバ
イスに問題が生じることを回避する。
の深さを最小限に抑え、同時に、同じウェーハ上に製造
された埋込みチャネルＰＦＥＴデバイスなどの他のデバ
イスに問題が生じることを回避する。
【０００５】
【発明が解決しようとする課題】したがって本発明の目
的は、１枚の半導体基板上に、埋込みチャネルＰ型金属
酸化膜半導体電界効果トランジスタのＮウェルにラップ
アラウンドした第１のゲート導体、および埋込みチャネ
ルＮ型金属酸化膜半導体電界効果トランジスタのＰウェ
ルにラップアラウンドしていない第２のゲート導体を形
成する方法を提供することにある。
的は、１枚の半導体基板上に、埋込みチャネルＰ型金属
酸化膜半導体電界効果トランジスタのＮウェルにラップ
アラウンドした第１のゲート導体、および埋込みチャネ
ルＮ型金属酸化膜半導体電界効果トランジスタのＰウェ
ルにラップアラウンドしていない第２のゲート導体を形
成する方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明の方法は、Ｎウェ
ルとＰウェルのそれぞれに隣接した絶縁体を形成する段
階、Ｐウェルをパターン形成されたマスクで保護する段
階、絶縁体のＮウェルに隣接した領域に第１のディボッ
トを形成する段階、および絶縁体のＰウェルに隣接した
領域に、第１のディボットよりも浅い第２のディボット
を形成する段階を含む。
ルとＰウェルのそれぞれに隣接した絶縁体を形成する段
階、Ｐウェルをパターン形成されたマスクで保護する段
階、絶縁体のＮウェルに隣接した領域に第１のディボッ
トを形成する段階、および絶縁体のＰウェルに隣接した
領域に、第１のディボットよりも浅い第２のディボット
を形成する段階を含む。
【０００７】第１のディボットを形成するプロセスは、
Ｎウェルの側面の一部から絶縁体をエッチングする段階
を含み、第２のディボットを形成するプロセスはＰウェ
ルの側面の絶縁体を維持する。
Ｎウェルの側面の一部から絶縁体をエッチングする段階
を含み、第２のディボットを形成するプロセスはＰウェ
ルの側面の絶縁体を維持する。
【０００８】この方法はさらに、ゲート導体の一部がＰ
ウェルの上面を覆い、ゲート導体の他の一部がＮウェル
の上面および側面を覆うように、ＮウェルおよびＰウェ
ルの上にゲート導体を形成する段階を含む。さらに、Ｎ
ウェルが表面Ｐ層内に空乏領域を有し、第１のディボッ
トが空乏領域よりも深く形成される。
ウェルの上面を覆い、ゲート導体の他の一部がＮウェル
の上面および側面を覆うように、ＮウェルおよびＰウェ
ルの上にゲート導体を形成する段階を含む。さらに、Ｎ
ウェルが表面Ｐ層内に空乏領域を有し、第１のディボッ
トが空乏領域よりも深く形成される。
【０００９】他の実施形態ではこの方法が、Ｎウェルと
Ｐウェルのそれぞれに隣接した絶縁体を形成する段階、
Ｎウェルをパターン形成された第１のマスクで保護し、
Ｐウェルを露出したまま残す段階、Ｐウェルに第１の不
純物を注入する段階、パターン形成された第１のマスク
を除去する段階、Ｐウェルをパターン形成された第２の
マスクで保護し、Ｎウェルを露出したまま残す段階、Ｎ
ウェルに第２および第３の不純物を注入する段階、絶縁
体のＮウェルに隣接した領域に第１のディボットを形成
する段階、パターン形成された第２のマスクを除去する
段階、および絶縁体のＰウェルに隣接した領域に、第１
のディボットよりも浅い第２のディボットを形成する段
階を含む。
Ｐウェルのそれぞれに隣接した絶縁体を形成する段階、
Ｎウェルをパターン形成された第１のマスクで保護し、
Ｐウェルを露出したまま残す段階、Ｐウェルに第１の不
純物を注入する段階、パターン形成された第１のマスク
を除去する段階、Ｐウェルをパターン形成された第２の
マスクで保護し、Ｎウェルを露出したまま残す段階、Ｎ
ウェルに第２および第３の不純物を注入する段階、絶縁
体のＮウェルに隣接した領域に第１のディボットを形成
する段階、パターン形成された第２のマスクを除去する
段階、および絶縁体のＰウェルに隣接した領域に、第１
のディボットよりも浅い第２のディボットを形成する段
階を含む。
【００１０】本発明はさらに、Ｎウェル、ならびにＮウ
ェルの上面および側面の一部を覆う第１のゲート導体を
有する埋込みチャネルＰ型金属酸化膜半導体電界効果ト
ランジスタと、Ｐウェル、ならびにＰウェルの上面を覆
う第２のゲート導体を有する表面チャネルＮ型金属酸化
膜半導体電界効果トランジスタとを有する半導体構造を
含む。
ェルの上面および側面の一部を覆う第１のゲート導体を
有する埋込みチャネルＰ型金属酸化膜半導体電界効果ト
ランジスタと、Ｐウェル、ならびにＰウェルの上面を覆
う第２のゲート導体を有する表面チャネルＮ型金属酸化
膜半導体電界効果トランジスタとを有する半導体構造を
含む。
【００１１】本発明の構造はさらに、Ｎウェルに隣接し
第１のディボットを有する第１のシャロー・トレンチ分
離（ＳＴＩ）領域、およびＰウェルに隣接し第２のディ
ボットを有する第２のシャロー・トレンチ分離（ＳＴ
Ｉ）領域を含み、第１のディボットは第２のディボット
よりも深い。さらにＮウェルは、第１のゲート導体に隣
接したＰ型空乏領域を含み、第１のゲート導体はＮウェ
ルの側面を、Ｐ型空乏領域の深さよりも深くまで覆う。
さらに、ＮウェルおよびＰウェルは単一の基板上に配置
される。
第１のディボットを有する第１のシャロー・トレンチ分
離（ＳＴＩ）領域、およびＰウェルに隣接し第２のディ
ボットを有する第２のシャロー・トレンチ分離（ＳＴ
Ｉ）領域を含み、第１のディボットは第２のディボット
よりも深い。さらにＮウェルは、第１のゲート導体に隣
接したＰ型空乏領域を含み、第１のゲート導体はＮウェ
ルの側面を、Ｐ型空乏領域の深さよりも深くまで覆う。
さらに、ＮウェルおよびＰウェルは単一の基板上に配置
される。
【００１２】本発明は、ゲートに隣接したシャロー・ト
レンチ分離領域のディボットの深さを調整することによ
って電界効果トランジスタにおけるゲートのラップアラ
ウンド量を制御する。本発明は、埋込みチャネルＰＦＥ
Ｔデバイスに深いディボットを、同じ基板上の表面チャ
ネルＮＦＥＴデバイスに浅いディボットを形成する単一
のプロセスであり、こうすることによって本発明は、し
きい値未満でのスイング、オフ電流、縁での寄生導通、
ホットエレクトロン・デグラデーション、およびデバイ
スの側壁付近に存在する電荷に対する感度を低減させ
る。
レンチ分離領域のディボットの深さを調整することによ
って電界効果トランジスタにおけるゲートのラップアラ
ウンド量を制御する。本発明は、埋込みチャネルＰＦＥ
Ｔデバイスに深いディボットを、同じ基板上の表面チャ
ネルＮＦＥＴデバイスに浅いディボットを形成する単一
のプロセスであり、こうすることによって本発明は、し
きい値未満でのスイング、オフ電流、縁での寄生導通、
ホットエレクトロン・デグラデーション、およびデバイ
スの側壁付近に存在する電荷に対する感度を低減させ
る。
【００１３】
【発明の実施の形態】前述のとおり、トランジスタ・ウ
ェルに隣接するシャロー・トレンチ分離（ＳＴＩ）領域
にあって、金属酸化膜半導体電界効果トランジスタの犠
牲酸化物層を除去した結果であるディボットが、ゲート
導体がＮＦＥＴのシリコンの縁に「ラップアラウンド」
する原因であり、このラップアラウンドによって、ＮＦ
ＥＴアレイのしきい電圧（Ｖｔ）制御能力は不十分なも
のとなる。そのため、ディボットの深さをできるだけ浅
くすることに大きな関心が寄せられている。理想的に
は、表面チャネルＮＦＥＴのトランジスタ・ウェル領域
に隣接したディボットの深さがゼロであることが望まし
い。
ェルに隣接するシャロー・トレンチ分離（ＳＴＩ）領域
にあって、金属酸化膜半導体電界効果トランジスタの犠
牲酸化物層を除去した結果であるディボットが、ゲート
導体がＮＦＥＴのシリコンの縁に「ラップアラウンド」
する原因であり、このラップアラウンドによって、ＮＦ
ＥＴアレイのしきい電圧（Ｖｔ）制御能力は不十分なも
のとなる。そのため、ディボットの深さをできるだけ浅
くすることに大きな関心が寄せられている。理想的に
は、表面チャネルＮＦＥＴのトランジスタ・ウェル領域
に隣接したディボットの深さがゼロであることが望まし
い。
【００１４】本発明の発明者らは、表面チャネルＮＦＥ
Ｔのコーナの導通を制御するのには必要な浅いＳＴＩデ
ィボットが、埋込みチャネルＰ型金属酸化膜半導体電界
効果トランジスタ（本明細書ではＰＭＯＳＦＥＴまたは
ＰＦＥＴと称する）の動作に対しては不利であることを
見い出した。ＳＴＩディボットが浅いことによって、Ｐ
ＦＥＴデバイスが、側壁での寄生導通、しきい値以下で
の不十分な勾配、およびホットエレクトロン・デグラデ
ーションの影響を受けやすくなり、埋込みチャネルＰＦ
ＥＴの縁でのＩｏｆｆのゲート制御が不十分なものとな
る。
Ｔのコーナの導通を制御するのには必要な浅いＳＴＩデ
ィボットが、埋込みチャネルＰ型金属酸化膜半導体電界
効果トランジスタ（本明細書ではＰＭＯＳＦＥＴまたは
ＰＦＥＴと称する）の動作に対しては不利であることを
見い出した。ＳＴＩディボットが浅いことによって、Ｐ
ＦＥＴデバイスが、側壁での寄生導通、しきい値以下で
の不十分な勾配、およびホットエレクトロン・デグラデ
ーションの影響を受けやすくなり、埋込みチャネルＰＦ
ＥＴの縁でのＩｏｆｆのゲート制御が不十分なものとな
る。
【００１５】図１は、左側に深いディボット１３を、右
側に浅いディボット１２を有する埋込みチャネルＰＦＥ
Ｔデバイスの概略の断面図である。図１にはさらに、こ
の例ではＮ＋ポリシリコン・ゲート導体であるゲート導
体１４、および窒化物層１６に周囲を取り囲まれたＮウ
ェル１１の上にあるＰ型空乏層１５が示されている。ゲ
ート酸化物層１８はゲート導体１４を空乏領域１５から
分離する。窒化物層１６は、シャロー・トレンチ分離
（ＳＴＩ）領域１０と境界を接する。
側に浅いディボット１２を有する埋込みチャネルＰＦＥ
Ｔデバイスの概略の断面図である。図１にはさらに、こ
の例ではＮ＋ポリシリコン・ゲート導体であるゲート導
体１４、および窒化物層１６に周囲を取り囲まれたＮウ
ェル１１の上にあるＰ型空乏層１５が示されている。ゲ
ート酸化物層１８はゲート導体１４を空乏領域１５から
分離する。窒化物層１６は、シャロー・トレンチ分離
（ＳＴＩ）領域１０と境界を接する。
【００１６】表面チャネルＮＦＥＴに対する影響とは逆
に、埋込みチャネルＰＦＥＴでは浅いディボット１２に
よって縁での寄生導通が生じる。ゲート制御を失うと、
しきい値以下での勾配、オフ電流、およびホットエレク
トロンの信頼性が低下する。
に、埋込みチャネルＰＦＥＴでは浅いディボット１２に
よって縁での寄生導通が生じる。ゲート制御を失うと、
しきい値以下での勾配、オフ電流、およびホットエレク
トロンの信頼性が低下する。
【００１７】埋込みチャネルＰＦＥＴに対して許容でき
るオフ電流を保証するためには、ゲート１４の電位制御
が表面Ｐ層１５の全体にわたって十分に強力で、Ｐ層１
５の多数キャリア（ホール）が大きく減少するようなも
のでなければならない。事実、ゲートのラップアラウン
ドによって電位制御は、Ｐ層の表面全体にわたって向上
する。
るオフ電流を保証するためには、ゲート１４の電位制御
が表面Ｐ層１５の全体にわたって十分に強力で、Ｐ層１
５の多数キャリア（ホール）が大きく減少するようなも
のでなければならない。事実、ゲートのラップアラウン
ドによって電位制御は、Ｐ層の表面全体にわたって向上
する。
【００１８】深いＳＴＩディボット１３が存在すると、
コーナでのゲートのラップアラウンドによって、Ｐ層１
５の側壁のホールが完全に消失する。しかし浅いディボ
ット１２が存在する場合には、ゲート１４による側壁の
制御は弱いものとなる。その結果、オフ電流は増大し、
しきい値以下での勾配は低下する。
コーナでのゲートのラップアラウンドによって、Ｐ層１
５の側壁のホールが完全に消失する。しかし浅いディボ
ット１２が存在する場合には、ゲート１４による側壁の
制御は弱いものとなる。その結果、オフ電流は増大し、
しきい値以下での勾配は低下する。
【００１９】図２に、電圧／電流勾配（例えば側壁での
多数キャリアの消失の程度）を示す。浅いディボット１
２の勾配は線２２で、深いディボット１３の勾配は線２
１で示されている。図２に示すように、浅いディボット
１２によって得られた線２２の勾配は、深いディボット
１３によって得られた、より好ましい線２１の勾配に比
べ著しく低下している。さらに深いディボット１３のオ
フ電流２０は、浅いディボット１２に関連した望ましく
ない高いオフ電流２３よりもはるかに低い。
多数キャリアの消失の程度）を示す。浅いディボット１
２の勾配は線２２で、深いディボット１３の勾配は線２
１で示されている。図２に示すように、浅いディボット
１２によって得られた線２２の勾配は、深いディボット
１３によって得られた、より好ましい線２１の勾配に比
べ著しく低下している。さらに深いディボット１３のオ
フ電流２０は、浅いディボット１２に関連した望ましく
ない高いオフ電流２３よりもはるかに低い。
【００２０】深いディボット１３は、Ｐ層／Ｎウェル接
合部よりも下方に延びている。そのため、デバイスの左
側面のＰ層が完全な空乏層となり、オフ電流に何ら寄与
しない（理想的条件）。デバイスの右側壁のＰ層は非空
乏領域１７を含む。これはゲートが、デバイスのその部
分の電位を制御することができないためである。したが
って右側壁１７はオフ電流の増大にかなり寄与する。
合部よりも下方に延びている。そのため、デバイスの左
側面のＰ層が完全な空乏層となり、オフ電流に何ら寄与
しない（理想的条件）。デバイスの右側壁のＰ層は非空
乏領域１７を含む。これはゲートが、デバイスのその部
分の電位を制御することができないためである。したが
って右側壁１７はオフ電流の増大にかなり寄与する。
【００２１】さらに、窒化物ライナ１６の上部は右側面
で側壁Ｐ層１７と隣接しているので、Ｐ層／窒化物界面
付近で捕獲された電子は側壁からの漏れを誘発する。捕
獲電子は、プロセスによって誘発されることもあり、通
常動作中のデバイスのホットエレクトロン・デグラデー
ションの結果生じることもある。
で側壁Ｐ層１７と隣接しているので、Ｐ層／窒化物界面
付近で捕獲された電子は側壁からの漏れを誘発する。捕
獲電子は、プロセスによって誘発されることもあり、通
常動作中のデバイスのホットエレクトロン・デグラデー
ションの結果生じることもある。
【００２２】一方、デバイスの左側壁の窒化物ライナ１
６は実質的に、Ｐ層／Ｎウェル接合部よりも深くまでく
ぼんでいる。窒化物ライナ１６がこのように深くまでく
ぼんでいることによって、寄生導通の影響を受けやすい
領域の捕獲電子密度はかなり低下する。窒化物ライナ１
６が事実上なければ、ホットエレクトロン・デグラデー
ションの速度はかなり低減する。
６は実質的に、Ｐ層／Ｎウェル接合部よりも深くまでく
ぼんでいる。窒化物ライナ１６がこのように深くまでく
ぼんでいることによって、寄生導通の影響を受けやすい
領域の捕獲電子密度はかなり低下する。窒化物ライナ１
６が事実上なければ、ホットエレクトロン・デグラデー
ションの速度はかなり低減する。
【００２３】後述する本発明の好ましい方法によって、
ＰＦＥＴに深いディボットを、ＮＦＥＴに浅いディボッ
トを製作することができる。ＰＦＥＴのＳＴＩディボッ
トの深さをＮＦＥＴのディボットの深さとは独立に調整
することが可能である。このように本発明は、ゲートに
隣接したシャロー・トレンチ分離領域のディボットの深
さを調整することによってＭＯＳＦＥＴにおけるゲート
のラップアラウンド量を制御する。
ＰＦＥＴに深いディボットを、ＮＦＥＴに浅いディボッ
トを製作することができる。ＰＦＥＴのＳＴＩディボッ
トの深さをＮＦＥＴのディボットの深さとは独立に調整
することが可能である。このように本発明は、ゲートに
隣接したシャロー・トレンチ分離領域のディボットの深
さを調整することによってＭＯＳＦＥＴにおけるゲート
のラップアラウンド量を制御する。
【００２４】より具体的に説明する。図３は、ＮＦＥＴ
のＰウェルになるシリコン領域３００およびＰＦＥＴの
Ｎウェルになるシリコン領域３０１を含む部分的に形成
された半導体トランジスタの断面を示す図である。図３
にはさらに、シャロー・トレンチ分離（ＳＴＩ）領域３
０２、ならびにＮＦＥＴシリコン領域３００およびＰＦ
ＥＴシリコン領域３０１の上の窒化物パッド３０３およ
び３０４が示されている。さらに図３には窒化物ライナ
３０５も示されている。
のＰウェルになるシリコン領域３００およびＰＦＥＴの
Ｎウェルになるシリコン領域３０１を含む部分的に形成
された半導体トランジスタの断面を示す図である。図３
にはさらに、シャロー・トレンチ分離（ＳＴＩ）領域３
０２、ならびにＮＦＥＴシリコン領域３００およびＰＦ
ＥＴシリコン領域３０１の上の窒化物パッド３０３およ
び３０４が示されている。さらに図３には窒化物ライナ
３０５も示されている。
【００２５】図３に示した構造は、周知の付着法および
パターン形成法を使用して形成する。本発明のこの部分
を、図１１の流れ図のブロック５０１に示す。この構造
は、パッド窒化物３０３、３０４の上面と同じ高さまで
平滑化するために、化学−機械研摩などの従来の方法を
使用して平坦化される。
パターン形成法を使用して形成する。本発明のこの部分
を、図１１の流れ図のブロック５０１に示す。この構造
は、パッド窒化物３０３、３０４の上面と同じ高さまで
平滑化するために、化学−機械研摩などの従来の方法を
使用して平坦化される。
【００２６】図４に示すように、フォトレジスト層（ま
たは酸化物硬質マスク層などの他の同種のマスク材料の
層）を付着させ、パターン形成して、ＷＮマスク（Ｎウ
ェル・マスク）３１０を形成する。これによって、ＰＦ
ＥＴ領域３０４、３０１を露出したまま残し、ＮＦＥＴ
領域３０３、３００をフォトレジスト３１０で保護す
る。本発明のこの部分を図１１のブロック５０２に示
す。
たは酸化物硬質マスク層などの他の同種のマスク材料の
層）を付着させ、パターン形成して、ＷＮマスク（Ｎウ
ェル・マスク）３１０を形成する。これによって、ＰＦ
ＥＴ領域３０４、３０１を露出したまま残し、ＮＦＥＴ
領域３０３、３００をフォトレジスト３１０で保護す
る。本発明のこの部分を図１１のブロック５０２に示
す。
【００２７】露出したパッド窒化物層３０４を、Ｓｉ3
Ｎ4向けの反応性イオン・エッチング、熱Ｈ3ＰＯ4など
の一般的な除去剤を使用して図５に示すように除去す
る。窒化物ライナ３０５のエッチングの深さは、熱リン
酸エッチングの時間によって決まる。一般にＨ3ＰＯ
4は、平坦な窒化物表面を４．５ｎｍ／分の速度でエッ
チングする。この情報、および実験に基づいて調整した
エッチング条件を用いて、窒化物ライナをその所望の深
さまでくぼませるのに要するエッチング時間を求める。
Ｎ4向けの反応性イオン・エッチング、熱Ｈ3ＰＯ4など
の一般的な除去剤を使用して図５に示すように除去す
る。窒化物ライナ３０５のエッチングの深さは、熱リン
酸エッチングの時間によって決まる。一般にＨ3ＰＯ
4は、平坦な窒化物表面を４．５ｎｍ／分の速度でエッ
チングする。この情報、および実験に基づいて調整した
エッチング条件を用いて、窒化物ライナをその所望の深
さまでくぼませるのに要するエッチング時間を求める。
【００２８】窒化物エッチングの後に、一般に窒化物パ
ッド３０４の下にある薄い（６ｎｍ）パッド酸化物を除
去する酸化物エッチング（緩衝ＨＦなど）を実施する。
制御されたオーバエッチング時間のため、ほとんどの場
合、窒化物エッチングによってこの薄いパッド酸化物は
完全に除去される。このエッチングによって、ゲート導
体ポリシリコン（ＧＣ ｐｏｌｙ）で簡単に埋めること
ができる明瞭なディボット３２０がＳＴＩ３０２に形成
される。本発明のこの部分を図１１のブロック５０３に
示す。
ッド３０４の下にある薄い（６ｎｍ）パッド酸化物を除
去する酸化物エッチング（緩衝ＨＦなど）を実施する。
制御されたオーバエッチング時間のため、ほとんどの場
合、窒化物エッチングによってこの薄いパッド酸化物は
完全に除去される。このエッチングによって、ゲート導
体ポリシリコン（ＧＣ ｐｏｌｙ）で簡単に埋めること
ができる明瞭なディボット３２０がＳＴＩ３０２に形成
される。本発明のこの部分を図１１のブロック５０３に
示す。
【００２９】良好なＰＦＥＴ性能を得るためにはディボ
ットの深さがチャネル空乏層の深さよりも深くなければ
ならない。一方、ＮＦＥＴのディボットの深さは先に論
じた理由からできるだけ浅くしなければならない。ＮＦ
ＥＴのディボットの深さはゼロである（ディボットがな
い）ことが好ましい。しかしより現実的には、ゲート導
体がＰウェルのシリコンの縁にあまりラップアラウンド
しないように、ＮＦＥＴのディボットの深さがＰウェル
の空乏領域の深さの１／３未満であることが好ましい。
ットの深さがチャネル空乏層の深さよりも深くなければ
ならない。一方、ＮＦＥＴのディボットの深さは先に論
じた理由からできるだけ浅くしなければならない。ＮＦ
ＥＴのディボットの深さはゼロである（ディボットがな
い）ことが好ましい。しかしより現実的には、ゲート導
体がＰウェルのシリコンの縁にあまりラップアラウンド
しないように、ＮＦＥＴのディボットの深さがＰウェル
の空乏領域の深さの１／３未満であることが好ましい。
【００３０】ＰＦＥＴのチャネル空乏層の深さは、不純
物（例えばホウ素）注入プロセスによって決まる。例え
ば、空乏層の深さは一般に約６００オングストロームで
あり、このような状況で良好なＰＦＥＴ性能を保証する
ためには、ディボットの深さが約１０００オングストロ
ームでなければならない。
物（例えばホウ素）注入プロセスによって決まる。例え
ば、空乏層の深さは一般に約６００オングストロームで
あり、このような状況で良好なＰＦＥＴ性能を保証する
ためには、ディボットの深さが約１０００オングストロ
ームでなければならない。
【００３１】次いで、深いディボット用のマスク・フォ
トレジスト３１０を図６に示すように除去する。本発明
のこの部分を図１１のブロック５０４に示す。次いで、
残った領域３００の上のパッド窒化物３０３を除去する
（この場合も熱Ｈ3ＰＯ4などを使用する）。これによっ
て、パッド窒化物３０３の下にあるパッド酸化物も除去
される。通常実施されるパッド・エッチング条件を使用
するため、非ＰＦＥＴ（すなわちＮＦＥＴ）領域３００
の窒化物ライナ３０５のくぼみは最低限に保たれる。
トレジスト３１０を図６に示すように除去する。本発明
のこの部分を図１１のブロック５０４に示す。次いで、
残った領域３００の上のパッド窒化物３０３を除去する
（この場合も熱Ｈ3ＰＯ4などを使用する）。これによっ
て、パッド窒化物３０３の下にあるパッド酸化物も除去
される。通常実施されるパッド・エッチング条件を使用
するため、非ＰＦＥＴ（すなわちＮＦＥＴ）領域３００
の窒化物ライナ３０５のくぼみは最低限に保たれる。
【００３２】周知のプロセスを使用して半導体トランジ
スタの形成を完了させる。これには、犠牲酸化層の形
成、ウェル注入、ゲート酸化層の形成、ゲート導体の付
着およびパターン形成、ならびに当業者に周知のその他
の段階が含まれる。本発明のこの部分を図１１のブロッ
ク５０５に示す。
スタの形成を完了させる。これには、犠牲酸化層の形
成、ウェル注入、ゲート酸化層の形成、ゲート導体の付
着およびパターン形成、ならびに当業者に周知のその他
の段階が含まれる。本発明のこの部分を図１１のブロッ
ク５０５に示す。
【００３３】以上の結果、本発明は、同じ基板（例えば
ウェーハ）上に単一の製造プロセスで形成された異なる
型のトランジスタのディボットの深さを選択的に制御す
る。
ウェーハ）上に単一の製造プロセスで形成された異なる
型のトランジスタのディボットの深さを選択的に制御す
る。
【００３４】本発明は、埋込みチャネルＭＯＳＦＥＴと
表面チャネルＭＯＳＦＥＴの両方を使用する技術に特に
有用である。本出願では、埋込みチャネルＰＭＯＳＦＥ
Ｔおよび表面チャネルＮＭＯＳＦＥＴを一例として使用
した。本明細書で論じたとおり、埋込みチャネルＭＯＳ
ＦＥＴと表面チャネルＭＯＳＦＥＴとはディボットの深
さに対する要求が相反する。
表面チャネルＭＯＳＦＥＴの両方を使用する技術に特に
有用である。本出願では、埋込みチャネルＰＭＯＳＦＥ
Ｔおよび表面チャネルＮＭＯＳＦＥＴを一例として使用
した。本明細書で論じたとおり、埋込みチャネルＭＯＳ
ＦＥＴと表面チャネルＭＯＳＦＥＴとはディボットの深
さに対する要求が相反する。
【００３５】本発明の以上の実施形態は、ＮＭＯＳＦＥ
ＴおよびＰＭＯＳＦＥＴの従来の製造プロセスに追加の
マスク形成／除去段階を追加する。以下に論じる本発明
の第２の実施形態は、追加のマスク形成または除去段階
を必要とすることなく、異なるトランジスタ・デバイス
のディボットの深さを選択的に制御する。
ＴおよびＰＭＯＳＦＥＴの従来の製造プロセスに追加の
マスク形成／除去段階を追加する。以下に論じる本発明
の第２の実施形態は、追加のマスク形成または除去段階
を必要とすることなく、異なるトランジスタ・デバイス
のディボットの深さを選択的に制御する。
【００３６】本発明を実現するための好ましい第２の方
法を図７ないし図１０、および図１２に示す。図７は図
３に類似の図であり、この図には、ＮＦＥＴに使用する
シリコン領域４００、ＰＦＥＴに使用するシリコン領域
４０１、シャロー・トレンチ分離領域４０２、窒化物ラ
イナ４０５、および露出したシリコン表面４００、４０
１の上に成長させた犠牲酸化物層４０６が示されてい
る。本発明のこの部分を図１１のブロック５１０に示
す。
法を図７ないし図１０、および図１２に示す。図７は図
３に類似の図であり、この図には、ＮＦＥＴに使用する
シリコン領域４００、ＰＦＥＴに使用するシリコン領域
４０１、シャロー・トレンチ分離領域４０２、窒化物ラ
イナ４０５、および露出したシリコン表面４００、４０
１の上に成長させた犠牲酸化物層４０６が示されてい
る。本発明のこの部分を図１１のブロック５１０に示
す。
【００３７】図８に示すように、フォトレジスト層を付
着させ、パターン形成して、ＷＰマスク（Ｐウェル・マ
スク）４１２を形成する。これによって、ＮＦＥＴ領域
４００、４０６を露出したまま残し、ＰＦＥＴ領域４０
１、４０６をフォトレジスト４１２で保護する。Ｐ型不
純物（ホウ素など）を当業者に周知の方法を使用して注
入し、ＮＦＥＴのＰウェル４００にドーピングを確立す
る。本発明のこの部分を図１２の流れ図のブロック５１
１に示す。
着させ、パターン形成して、ＷＰマスク（Ｐウェル・マ
スク）４１２を形成する。これによって、ＮＦＥＴ領域
４００、４０６を露出したまま残し、ＰＦＥＴ領域４０
１、４０６をフォトレジスト４１２で保護する。Ｐ型不
純物（ホウ素など）を当業者に周知の方法を使用して注
入し、ＮＦＥＴのＰウェル４００にドーピングを確立す
る。本発明のこの部分を図１２の流れ図のブロック５１
１に示す。
【００３８】図９を参照する。Ｐウェル（ＷＰ）フォト
レジスト４１２を除去し、別のフォトレジスト層を付着
させ、パターン形成してＷＮ（Ｎウェル）マスク４２１
とする。このパターンは、次段のＰＦＥＴ４０１上での
処理からＰウェル（ＮＦＥＴ）４００を保護する。Ｎウ
ェル４０１に、Ｎ型ドーパント（リン、ヒ素など）およ
び埋込み表面層用のＰ型ドーパントをやはり当業者に周
知の方法を使用して注入する。本発明のこの部分を図１
２のブロック５１２に示す。
レジスト４１２を除去し、別のフォトレジスト層を付着
させ、パターン形成してＷＮ（Ｎウェル）マスク４２１
とする。このパターンは、次段のＰＦＥＴ４０１上での
処理からＰウェル（ＮＦＥＴ）４００を保護する。Ｎウ
ェル４０１に、Ｎ型ドーパント（リン、ヒ素など）およ
び埋込み表面層用のＰ型ドーパントをやはり当業者に周
知の方法を使用して注入する。本発明のこの部分を図１
２のブロック５１２に示す。
【００３９】図１０に示すように、ＷＮフォトレジスト
４２１を除去する前に酸化物エッチング（緩衝ＨＦな
ど）を実行し、ＰＦＥＴ領域４０１の窒化物ライナ４０
５の端部を覆っている犠牲酸化物を除去する。次いで、
窒化物エッチング（この場合もやはり熱Ｈ3ＰＯ4など）
を使用して、露出した窒化物ライナ４０５を所望の深さ
４３０までくぼませる。第１の実施形態と同じく、窒化
物ライナ４０５のエッチングの深さは、熱リン酸エッチ
ングの時間によって決まる。本発明のこの部分を図１２
のブロック５１３に示す。
４２１を除去する前に酸化物エッチング（緩衝ＨＦな
ど）を実行し、ＰＦＥＴ領域４０１の窒化物ライナ４０
５の端部を覆っている犠牲酸化物を除去する。次いで、
窒化物エッチング（この場合もやはり熱Ｈ3ＰＯ4など）
を使用して、露出した窒化物ライナ４０５を所望の深さ
４３０までくぼませる。第１の実施形態と同じく、窒化
物ライナ４０５のエッチングの深さは、熱リン酸エッチ
ングの時間によって決まる。本発明のこの部分を図１２
のブロック５１３に示す。
【００４０】窒化物ライナ４０５を除去することによっ
て溝を開いた後、ＮＦＥＴをフォトレジスト４２１で保
護したまま酸化物エッチングを使用し、ＰＦＥＴ領域の
溝４３０を広げる。これによって、深いディボット４３
０を例えばゲート導体ポリシリコン（ＧＣ ｐｏｌｙ）
で埋める次段の処理が容易になる。次いでＮウェルのフ
ォトレジスト４２１を除去し、その後、犠牲酸化物層４
０６を除去する。
て溝を開いた後、ＮＦＥＴをフォトレジスト４２１で保
護したまま酸化物エッチングを使用し、ＰＦＥＴ領域の
溝４３０を広げる。これによって、深いディボット４３
０を例えばゲート導体ポリシリコン（ＧＣ ｐｏｌｙ）
で埋める次段の処理が容易になる。次いでＮウェルのフ
ォトレジスト４２１を除去し、その後、犠牲酸化物層４
０６を除去する。
【００４１】先の実施形態と同様に周知のプロセスを使
用して、ゲート酸化層の形成、ゲート導体の付着および
パターン形成、ならびに当業者に周知のその他の段階を
含む半導体トランジスタの形成を完了させる。本発明の
この部分を図１２のブロック５１４に示す。
用して、ゲート酸化層の形成、ゲート導体の付着および
パターン形成、ならびに当業者に周知のその他の段階を
含む半導体トランジスタの形成を完了させる。本発明の
この部分を図１２のブロック５１４に示す。
【００４２】ＮＦＥＴに影響を及ぼすことなく埋込みチ
ャネルＰＦＥＴに隣接するＳＴＩのディボットの深さを
深くする低コストの修正プロセスを説明した。本発明
は、ゲートに隣接したシャロー・トレンチ分離領域のデ
ィボットの深さを調整することによってＭＯＳＦＥＴに
おけるゲートのラップアラウンド量を制御する。本発明
は、埋込みチャネルＰＦＥＴデバイスに深いディボット
を、同じ基板上の表面チャネルＮＦＥＴデバイスに浅い
ディボットを形成する単一プロセスを含む。こうするこ
とによって本発明は、しきい値未満でのスイング、オフ
電流、縁での寄生導通、ホットエレクトロン・デグラデ
ーション、およびデバイスの側壁付近に存在する電荷に
対する感度を低減させる。
ャネルＰＦＥＴに隣接するＳＴＩのディボットの深さを
深くする低コストの修正プロセスを説明した。本発明
は、ゲートに隣接したシャロー・トレンチ分離領域のデ
ィボットの深さを調整することによってＭＯＳＦＥＴに
おけるゲートのラップアラウンド量を制御する。本発明
は、埋込みチャネルＰＦＥＴデバイスに深いディボット
を、同じ基板上の表面チャネルＮＦＥＴデバイスに浅い
ディボットを形成する単一プロセスを含む。こうするこ
とによって本発明は、しきい値未満でのスイング、オフ
電流、縁での寄生導通、ホットエレクトロン・デグラデ
ーション、およびデバイスの側壁付近に存在する電荷に
対する感度を低減させる。
【００４３】先に論じたように本発明は、埋込みチャネ
ルＭＯＳＦＥＴと表面チャネルＭＯＳＦＥＴの両方を使
用する技術に関する。埋込みチャネルＰＦＥＴでは、オ
フ電流およびしきい値未満でのスイングが低減し、その
結果、待機電力が低減する。さらに、ゲートのラップア
ラウンドが増大する結果、有効チャネル幅およびオン電
流が増大し、性能が向上する。
ルＭＯＳＦＥＴと表面チャネルＭＯＳＦＥＴの両方を使
用する技術に関する。埋込みチャネルＰＦＥＴでは、オ
フ電流およびしきい値未満でのスイングが低減し、その
結果、待機電力が低減する。さらに、ゲートのラップア
ラウンドが増大する結果、有効チャネル幅およびオン電
流が増大し、性能が向上する。
【００４４】表面チャネルＮＦＥＴではディボットの深
さが浅くなる。公称Ｖｔ値を、ワーストケース・オフ電
流ターゲットを超えることなく低い値に設定することが
できるので、Ｖｔの制御が良好となり、性能が向上す
る。
さが浅くなる。公称Ｖｔ値を、ワーストケース・オフ電
流ターゲットを超えることなく低い値に設定することが
できるので、Ｖｔの制御が良好となり、性能が向上す
る。
【００４５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４６】（１）絶縁体によって分離された複数のト
ランジスタ・ウェル領域を形成する段階と、前記絶縁体
の、前記トランジスタ・ウェル領域の第２のウェル領域
に隣接した領域に第１のディボットを形成する段階と、
前記絶縁体の、前記トランジスタ・ウェル領域の第１の
ウェル領域に隣接した領域に、前記第１のディボットよ
りも浅い第２のディボットを形成する段階とを含む半導
体トランジスタの製造方法。 （２）トランジスタ・ウェル領域を形成する前記段階
が、前記第１のウェル領域を、表面チャネルＮ型金属酸
化膜半導体電界効果トランジスタのＰウェルとして形成
し、前記第２のウェル領域を、埋込みチャネルＰ型金属
酸化膜半導体電界効果トランジスタのＮウェルとして形
成する段階を含む、上記（１）に記載の方法。 （３）トランジスタ・ウェル領域を形成する前記段階
が、窒化物に周囲を取り囲まれ、シャロー・トレンチ・
インシュレータ（ＳＴＩ）によって分離されたシリコン
・ウェル領域を形成する段階を含む、上記（１）に記載
の方法。 （４）前記第１のディボットを形成する前記段階が、前
記第２のウェル領域の側面の一部から前記絶縁体をエッ
チングする段階を含み、前記第２のディボットを形成す
る前記段階が、前記第１のウェル領域の側面の前記絶縁
体を維持する、上記（１）に記載の方法。 （５）ゲート導体の一部が前記第１のウェル領域の上面
を覆い、ゲート導体の他の一部が前記第２のウェル領域
の上面および側面を覆うように、前記トランジスタ・ウ
ェル領域の上にゲート導体を形成する段階をさらに含
む、上記（１）に記載の方法。 （６）トランジスタ・ウェル領域を形成する前記段階
が、空乏領域を有するように前記第２のウェル領域を形
成する段階を含み、前記第１のディボットが前記空乏領
域よりも深く形成される、上記（１）に記載の方法。 （７）半導体基板上に、埋込みチャネルＰ型金属酸化膜
半導体電界効果トランジスタのＮウェルのコーナにラッ
プアラウンドした第１のゲート導体と、表面チャネルＮ
型金属酸化膜半導体電界効果トランジスタのＰウェルに
ラップアラウンドしていない第２のゲート導体とを形成
する方法において、前記Ｎウェルと前記Ｐウェルのそれ
ぞれに隣接した絶縁体を形成する段階と、前記絶縁体の
前記Ｎウェルに隣接した領域に第１のディボットを形成
する段階と、前記絶縁体の前記Ｐウェルに隣接した領域
に、前記第１のディボットよりも浅い第２のディボット
を形成する段階とを含む方法。 （８）前記第１のディボットを形成する前記段階が、前
記Ｎウェルの側面の一部から前記絶縁体をエッチングす
る段階を含み、前記第２のディボットを形成する前記段
階が、前記Ｐウェルの側面の前記絶縁体を維持する、上
記（７）に記載の方法。 （９）ゲート導体の一部が前記Ｐウェルの上面を覆い、
ゲート導体の他の一部が前記Ｎウェルの上面および側面
を覆うように、前記Ｎウェルおよび前記Ｐウェルの上に
ゲート導体を形成する段階をさらに含む、上記（７）に
記載の方法。 （１０）前記Ｎウェルが空乏領域を有し、前記第１のデ
ィボットが、前記空乏領域よりも深く形成される、上記
（７）に記載の方法。 （１１）絶縁体によって分離された複数のトランジスタ
・ウェル領域を形成する段階と、前記トランジスタ・ウ
ェル領域の第１のウェル領域をパターン形成された第１
のマスクで保護し、前記トランジスタ・ウェル領域の第
２のウェル領域を露出したまま残す段階と、前記第２の
ウェル領域に第１の不純物を注入する段階と、前記パタ
ーン形成された第１のマスクを除去する段階と、前記第
２のウェル領域をパターン形成された第２のマスクで保
護し、前記第１のウェル領域を露出したまま残す段階
と、前記第１のウェル領域に第２および第３の不純物を
注入する段階と、前記絶縁体の前記第１のウェル領域に
隣接した領域に第１のディボットを形成する段階と、前
記パターン形成された第２のマスクを除去する段階と、
前記絶縁体の前記第２のウェル領域に隣接した領域に、
前記第１のディボットよりも浅い第２のディボットを形
成する段階とを含む半導体トランジスタの製造方法。 （１２）トランジスタ・ウェル領域を形成する前記段階
が、前記第２のウェル領域を、表面チャネルＮ型金属酸
化膜半導体電界効果トランジスタのＰウェルとして形成
し、前記第１のウェル領域を、埋込みチャネルＰ型金属
酸化膜半導体電界効果トランジスタのＮウェルとして形
成する段階を含む、上記（１１）に記載の方法。 （１３）トランジスタ・ウェル領域を形成する前記段階
が、窒化物に周囲を取り囲まれ、シャロー・トレンチ・
インシュレータ（ＳＴＩ）によって分離されたシリコン
・ウェル領域を形成する段階を含む、上記（１１）に記
載の方法。 （１４）前記第１のディボットを形成する前記段階が、
前記第１のウェル領域の側面の一部から前記絶縁体をエ
ッチングする段階を含み、前記第２のディボットを形成
する前記段階が、前記第２のウェル領域の側面の前記絶
縁体を維持する、上記（１１）に記載の方法。 （１５）ゲート導体の一部が前記第２のウェル領域の上
面を覆い、ゲート導体の他の一部が前記第１のウェル領
域の上面および側面を覆うように、前記トランジスタ・
ウェル領域の上にゲート導体を形成する段階をさらに含
む、上記（１１）に記載の方法。 （１６）トランジスタ・ウェル領域を形成する前記段階
が、空乏領域を有するように前記第１のウェル領域を形
成する段階を含み、前記第１のディボットが、前記空乏
領域よりも深く形成される、上記（１１）に記載の方
法。 （１７）半導体基板上に、埋込みチャネルＰ型金属酸化
膜半導体電界効果トランジスタのＮウェルのコーナにラ
ップアラウンドした第１のゲート導体、および埋込みチ
ャネルＮ型金属酸化膜半導体電界効果トランジスタのＰ
ウェルのコーナにラップアラウンドしていない第２のゲ
ート導体を形成する方法において、前記Ｎウェルと前記
Ｐウェルのそれぞれに隣接した絶縁体を形成する段階
と、前記Ｎウェルをパターン形成された第１のマスクで
保護し、前記Ｐウェルを露出したまま残す段階と、前記
Ｐウェルに第１の不純物を注入する段階と、前記パター
ン形成された第１のマスクを除去する段階と、前記Ｐウ
ェルをパターン形成された第２のマスクで保護し、前記
Ｎウェルを露出したまま残す段階と、前記Ｎウェルに第
２および第３の不純物を注入する段階と、前記絶縁体の
前記Ｎウェルに隣接した領域に第１のディボットを形成
する段階と、前記パターン形成された第２のマスクを除
去する段階と、前記絶縁体の前記Ｐウェルに隣接した領
域に、前記第１のディボットよりも浅い第２のディボッ
トを形成する段階と、前記Ｎウェルの上および前記第１
のディボットの中に前記第１のゲート導体を形成する段
階と、前記Ｐウェルの上および前記第２のディボットの
中に前記第２のゲート導体を形成する段階とを含む方
法。 （１８）前記第１のディボットを形成する前記段階が、
前記Ｎウェルの側面の一部から前記絶縁体をエッチング
する段階を含み、前記第２のディボットを形成する前記
段階が、前記Ｐウェルの側面の前記絶縁体を維持する、
上記（１７）に記載の方法。 （１９）ゲート導体の一部が前記Ｐウェルの上面を覆
い、ゲート導体の他の一部が前記Ｎウェルの上面および
側面を覆うように、前記Ｎウェルおよび前記Ｐウェルの
上にゲート導体を形成する段階をさらに含む、上記（１
７）に記載の方法。 （２０）前記Ｎウェルが空乏領域を有し、前記第１のデ
ィボットが前記空乏領域よりも深く形成される、上記
（１７）に記載の方法。 （２１）第１のウェル領域、ならびに前記第１のウェル
領域の上面および側面の一部を覆う第１のゲート導体を
有する複数の第１のトランジスタと、第２のウェル領
域、ならびに前記第２のウェル領域の上面を覆う第２の
ゲート導体を有する複数の第２のトランジスタとを備え
る半導体構造。 （２２）前記第１のウェル領域に隣接し、第１のディボ
ットを有する第１の分離領域と、前記第２のウェル領域
に隣接し、第２のディボットを有する第２の分離領域と
をさらに備え、前記第１のディボットが前記第２のディ
ボットよりも深い、上記（２１）に記載の半導体構造。 （２３）前記第１のウェル領域が前記第１のゲート導体
に隣接した空乏領域を含み、前記第１のゲート導体が前
記第１のウェル領域の前記側面を、前記空乏領域の深さ
よりも深くまで覆う、上記（２１）に記載の半導体構
造。 （２４）前記第１のウェル領域が、埋込みチャネルＰ型
金属酸化膜半導体電界効果トランジスタのＮウェルを含
み、前記第２のウェル領域が、表面チャネルＮ型金属酸
化膜半導体電界効果トランジスタのＰウェルを含む、上
記（２１）に記載の半導体構造。 （２５）前記第１のウェル領域および前記第２のウェル
領域が単一の基板上に配置される、上記（２１）に記載
の半導体構造。 （２６）Ｎウェル、ならびに前記Ｎウェルの上面および
側面の一部を覆う第１のゲート導体を有する複数の埋込
みチャネルＰ型金属酸化膜半導体電界効果トランジスタ
と、Ｐウェル、ならびに前記Ｐウェルの上面を覆う第２
のゲート導体を有する複数の表面チャネルＮ型金属酸化
膜半導体電界効果トランジスタとを備える半導体構造。 （２７）前記Ｎウェルに隣接し、第１のディボットを有
する第１のシャロー・トレンチ分離（ＳＴＩ）領域と、
前記Ｐウェルに隣接し、第２のディボットを有する第２
のシャロー・トレンチ分離（ＳＴＩ）領域とをさらに備
え、前記第１のディボットが前記第２のディボットより
も深い、上記（２６）に記載の半導体構造。 （２８）前記Ｎウェルが、前記第１のゲート導体に隣接
したＰ型空乏領域を含み、前記第１のゲート導体が前記
Ｎウェルの前記側面を、前記Ｐ型空乏領域の深さよりも
深くまで覆う、上記（２６）に記載の半導体構造。 （２９）前記Ｎウェルおよび前記Ｐウェルが単一の基板
上に配置される、上記（２６）に記載の半導体構造。
ランジスタ・ウェル領域を形成する段階と、前記絶縁体
の、前記トランジスタ・ウェル領域の第２のウェル領域
に隣接した領域に第１のディボットを形成する段階と、
前記絶縁体の、前記トランジスタ・ウェル領域の第１の
ウェル領域に隣接した領域に、前記第１のディボットよ
りも浅い第２のディボットを形成する段階とを含む半導
体トランジスタの製造方法。 （２）トランジスタ・ウェル領域を形成する前記段階
が、前記第１のウェル領域を、表面チャネルＮ型金属酸
化膜半導体電界効果トランジスタのＰウェルとして形成
し、前記第２のウェル領域を、埋込みチャネルＰ型金属
酸化膜半導体電界効果トランジスタのＮウェルとして形
成する段階を含む、上記（１）に記載の方法。 （３）トランジスタ・ウェル領域を形成する前記段階
が、窒化物に周囲を取り囲まれ、シャロー・トレンチ・
インシュレータ（ＳＴＩ）によって分離されたシリコン
・ウェル領域を形成する段階を含む、上記（１）に記載
の方法。 （４）前記第１のディボットを形成する前記段階が、前
記第２のウェル領域の側面の一部から前記絶縁体をエッ
チングする段階を含み、前記第２のディボットを形成す
る前記段階が、前記第１のウェル領域の側面の前記絶縁
体を維持する、上記（１）に記載の方法。 （５）ゲート導体の一部が前記第１のウェル領域の上面
を覆い、ゲート導体の他の一部が前記第２のウェル領域
の上面および側面を覆うように、前記トランジスタ・ウ
ェル領域の上にゲート導体を形成する段階をさらに含
む、上記（１）に記載の方法。 （６）トランジスタ・ウェル領域を形成する前記段階
が、空乏領域を有するように前記第２のウェル領域を形
成する段階を含み、前記第１のディボットが前記空乏領
域よりも深く形成される、上記（１）に記載の方法。 （７）半導体基板上に、埋込みチャネルＰ型金属酸化膜
半導体電界効果トランジスタのＮウェルのコーナにラッ
プアラウンドした第１のゲート導体と、表面チャネルＮ
型金属酸化膜半導体電界効果トランジスタのＰウェルに
ラップアラウンドしていない第２のゲート導体とを形成
する方法において、前記Ｎウェルと前記Ｐウェルのそれ
ぞれに隣接した絶縁体を形成する段階と、前記絶縁体の
前記Ｎウェルに隣接した領域に第１のディボットを形成
する段階と、前記絶縁体の前記Ｐウェルに隣接した領域
に、前記第１のディボットよりも浅い第２のディボット
を形成する段階とを含む方法。 （８）前記第１のディボットを形成する前記段階が、前
記Ｎウェルの側面の一部から前記絶縁体をエッチングす
る段階を含み、前記第２のディボットを形成する前記段
階が、前記Ｐウェルの側面の前記絶縁体を維持する、上
記（７）に記載の方法。 （９）ゲート導体の一部が前記Ｐウェルの上面を覆い、
ゲート導体の他の一部が前記Ｎウェルの上面および側面
を覆うように、前記Ｎウェルおよび前記Ｐウェルの上に
ゲート導体を形成する段階をさらに含む、上記（７）に
記載の方法。 （１０）前記Ｎウェルが空乏領域を有し、前記第１のデ
ィボットが、前記空乏領域よりも深く形成される、上記
（７）に記載の方法。 （１１）絶縁体によって分離された複数のトランジスタ
・ウェル領域を形成する段階と、前記トランジスタ・ウ
ェル領域の第１のウェル領域をパターン形成された第１
のマスクで保護し、前記トランジスタ・ウェル領域の第
２のウェル領域を露出したまま残す段階と、前記第２の
ウェル領域に第１の不純物を注入する段階と、前記パタ
ーン形成された第１のマスクを除去する段階と、前記第
２のウェル領域をパターン形成された第２のマスクで保
護し、前記第１のウェル領域を露出したまま残す段階
と、前記第１のウェル領域に第２および第３の不純物を
注入する段階と、前記絶縁体の前記第１のウェル領域に
隣接した領域に第１のディボットを形成する段階と、前
記パターン形成された第２のマスクを除去する段階と、
前記絶縁体の前記第２のウェル領域に隣接した領域に、
前記第１のディボットよりも浅い第２のディボットを形
成する段階とを含む半導体トランジスタの製造方法。 （１２）トランジスタ・ウェル領域を形成する前記段階
が、前記第２のウェル領域を、表面チャネルＮ型金属酸
化膜半導体電界効果トランジスタのＰウェルとして形成
し、前記第１のウェル領域を、埋込みチャネルＰ型金属
酸化膜半導体電界効果トランジスタのＮウェルとして形
成する段階を含む、上記（１１）に記載の方法。 （１３）トランジスタ・ウェル領域を形成する前記段階
が、窒化物に周囲を取り囲まれ、シャロー・トレンチ・
インシュレータ（ＳＴＩ）によって分離されたシリコン
・ウェル領域を形成する段階を含む、上記（１１）に記
載の方法。 （１４）前記第１のディボットを形成する前記段階が、
前記第１のウェル領域の側面の一部から前記絶縁体をエ
ッチングする段階を含み、前記第２のディボットを形成
する前記段階が、前記第２のウェル領域の側面の前記絶
縁体を維持する、上記（１１）に記載の方法。 （１５）ゲート導体の一部が前記第２のウェル領域の上
面を覆い、ゲート導体の他の一部が前記第１のウェル領
域の上面および側面を覆うように、前記トランジスタ・
ウェル領域の上にゲート導体を形成する段階をさらに含
む、上記（１１）に記載の方法。 （１６）トランジスタ・ウェル領域を形成する前記段階
が、空乏領域を有するように前記第１のウェル領域を形
成する段階を含み、前記第１のディボットが、前記空乏
領域よりも深く形成される、上記（１１）に記載の方
法。 （１７）半導体基板上に、埋込みチャネルＰ型金属酸化
膜半導体電界効果トランジスタのＮウェルのコーナにラ
ップアラウンドした第１のゲート導体、および埋込みチ
ャネルＮ型金属酸化膜半導体電界効果トランジスタのＰ
ウェルのコーナにラップアラウンドしていない第２のゲ
ート導体を形成する方法において、前記Ｎウェルと前記
Ｐウェルのそれぞれに隣接した絶縁体を形成する段階
と、前記Ｎウェルをパターン形成された第１のマスクで
保護し、前記Ｐウェルを露出したまま残す段階と、前記
Ｐウェルに第１の不純物を注入する段階と、前記パター
ン形成された第１のマスクを除去する段階と、前記Ｐウ
ェルをパターン形成された第２のマスクで保護し、前記
Ｎウェルを露出したまま残す段階と、前記Ｎウェルに第
２および第３の不純物を注入する段階と、前記絶縁体の
前記Ｎウェルに隣接した領域に第１のディボットを形成
する段階と、前記パターン形成された第２のマスクを除
去する段階と、前記絶縁体の前記Ｐウェルに隣接した領
域に、前記第１のディボットよりも浅い第２のディボッ
トを形成する段階と、前記Ｎウェルの上および前記第１
のディボットの中に前記第１のゲート導体を形成する段
階と、前記Ｐウェルの上および前記第２のディボットの
中に前記第２のゲート導体を形成する段階とを含む方
法。 （１８）前記第１のディボットを形成する前記段階が、
前記Ｎウェルの側面の一部から前記絶縁体をエッチング
する段階を含み、前記第２のディボットを形成する前記
段階が、前記Ｐウェルの側面の前記絶縁体を維持する、
上記（１７）に記載の方法。 （１９）ゲート導体の一部が前記Ｐウェルの上面を覆
い、ゲート導体の他の一部が前記Ｎウェルの上面および
側面を覆うように、前記Ｎウェルおよび前記Ｐウェルの
上にゲート導体を形成する段階をさらに含む、上記（１
７）に記載の方法。 （２０）前記Ｎウェルが空乏領域を有し、前記第１のデ
ィボットが前記空乏領域よりも深く形成される、上記
（１７）に記載の方法。 （２１）第１のウェル領域、ならびに前記第１のウェル
領域の上面および側面の一部を覆う第１のゲート導体を
有する複数の第１のトランジスタと、第２のウェル領
域、ならびに前記第２のウェル領域の上面を覆う第２の
ゲート導体を有する複数の第２のトランジスタとを備え
る半導体構造。 （２２）前記第１のウェル領域に隣接し、第１のディボ
ットを有する第１の分離領域と、前記第２のウェル領域
に隣接し、第２のディボットを有する第２の分離領域と
をさらに備え、前記第１のディボットが前記第２のディ
ボットよりも深い、上記（２１）に記載の半導体構造。 （２３）前記第１のウェル領域が前記第１のゲート導体
に隣接した空乏領域を含み、前記第１のゲート導体が前
記第１のウェル領域の前記側面を、前記空乏領域の深さ
よりも深くまで覆う、上記（２１）に記載の半導体構
造。 （２４）前記第１のウェル領域が、埋込みチャネルＰ型
金属酸化膜半導体電界効果トランジスタのＮウェルを含
み、前記第２のウェル領域が、表面チャネルＮ型金属酸
化膜半導体電界効果トランジスタのＰウェルを含む、上
記（２１）に記載の半導体構造。 （２５）前記第１のウェル領域および前記第２のウェル
領域が単一の基板上に配置される、上記（２１）に記載
の半導体構造。 （２６）Ｎウェル、ならびに前記Ｎウェルの上面および
側面の一部を覆う第１のゲート導体を有する複数の埋込
みチャネルＰ型金属酸化膜半導体電界効果トランジスタ
と、Ｐウェル、ならびに前記Ｐウェルの上面を覆う第２
のゲート導体を有する複数の表面チャネルＮ型金属酸化
膜半導体電界効果トランジスタとを備える半導体構造。 （２７）前記Ｎウェルに隣接し、第１のディボットを有
する第１のシャロー・トレンチ分離（ＳＴＩ）領域と、
前記Ｐウェルに隣接し、第２のディボットを有する第２
のシャロー・トレンチ分離（ＳＴＩ）領域とをさらに備
え、前記第１のディボットが前記第２のディボットより
も深い、上記（２６）に記載の半導体構造。 （２８）前記Ｎウェルが、前記第１のゲート導体に隣接
したＰ型空乏領域を含み、前記第１のゲート導体が前記
Ｎウェルの前記側面を、前記Ｐ型空乏領域の深さよりも
深くまで覆う、上記（２６）に記載の半導体構造。 （２９）前記Ｎウェルおよび前記Ｐウェルが単一の基板
上に配置される、上記（２６）に記載の半導体構造。
【図１】Ｐ型埋込みチャネル電界効果トランジスタの概
略の断面図である。
略の断面図である。
【図２】図１に示した構造の異なる側部の電流と電圧の
関係を示すグラフである。
関係を示すグラフである。
【図３】本発明の一実施形態を示す電界効果トランジス
タの概略の断面図である。
タの概略の断面図である。
【図４】本発明の一実施形態を示す電界効果トランジス
タの概略の断面図である。
タの概略の断面図である。
【図５】本発明の一実施形態を示す電界効果トランジス
タの概略の断面図である。
タの概略の断面図である。
【図６】本発明の一実施形態を示す電界効果トランジス
タの概略の断面図である。
タの概略の断面図である。
【図７】本発明の一実施形態を示す電界効果トランジス
タの概略の断面図である。
タの概略の断面図である。
【図８】本発明の一実施形態を示す電界効果トランジス
タの概略の断面図である。
タの概略の断面図である。
【図９】本発明の一実施形態を示す電界効果トランジス
タの概略の断面図である。
タの概略の断面図である。
【図１０】本発明の一実施形態を示す電界効果トランジ
スタの概略の断面図である。
スタの概略の断面図である。
【図１１】本発明の好ましい実施形態を示す流れ図であ
る。
る。
【図１２】本発明の好ましい実施形態を示す流れ図であ
る。
る。
１０ シャロー・トレンチ分離（ＳＴＩ）領域
１１ Ｎウェル
１２ 浅いディポット
１３ 深いディポット
１４ ゲート導体
１５ Ｐ型空乏層
１６ 窒化物層
１７ 非空乏領域
１８ ゲート酸化物層
２０ 深いディボットのオフ電流
２１ 深いディボットの勾配
２２ 浅いディボットの勾配
２３ 浅いディボットのオフ電流
３００ ＮＦＥＴのＰウェルになるシリコン領域
３０１ ＰＦＥＴのＮウェルになるシリコン領域
３０２ シャロー・トレンチ分離（ＳＴＩ）領域
３０３ 窒化物パッド
３０４ 窒化物パッド
３０５ 窒化物ライナ
３１０ ＷＮマスク（Ｎウェル・マスク）３１０
３２０ ディボット
４００ ＮＦＥＴに使用するシリコン領域
４０１ ＰＦＥＴに使用するシリコン領域
４０２ シャロー・トレンチ分離領域
４０５ 窒化物ライナ
４０６ 犠牲酸化物層
４１２ ＷＰマスク（Ｐウェル）マスク
４２１ ＷＮマスク（Ｎウェル）マスク
─────────────────────────────────────────────────────
フロントページの続き
(73)特許権者 591209109
シーメンス アクチェンゲゼルシャフト
ＳＩＥＭＥＮＳ ＡＫＴＩＥＮＧＥＳＥ
ＬＬＳＣＨＡＦＴ
ドイツ連邦共和国 Ｄ−80333 ミュン
ヘン ヴィッテルスバッハ−プラッツ
２
(74)上記１名の復代理人 100085545
弁理士 松井 光夫 （外３名）
(72)発明者 ハンス＝オリバー・ヨアヒム
アメリカ合衆国12590 ニューヨーク州
ワッピンガーズ・フォールズ タウン・
ビュー・ドライブ 18
(72)発明者 ジャック・エイ・マンデルマン
アメリカ合衆国12582 ニューヨーク州
ストームヴィル ジャーミー・レーン
５
(72)発明者 ラージェシュ・レンガラージャン
アメリカ合衆国12601 ニューヨーク州
ポーキープシー ハドソン・ハーバー・
ドライブ 808
(56)参考文献 特開 平９−232524（ＪＰ，Ａ)
特開 平６−120453（ＪＰ，Ａ)
米国特許5447884（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/092
H01L 21/8238
H01L 29/78
H01L 21/336
H01L 21/762
Claims (8)
- 【請求項１】シャロー・トレンチ・インシュレータ（Ｓ
ＴＩ）によって分離された、少なくとも１つの表面チャ
ネルＮ型金属酸化膜半導体電界効果トランジスタのＰウ
ェルと、少なくとも１つの埋込みチャネルＰ型金属酸化
膜半導体電界効果トランジスタのＮウェルとを形成する
段階と、 前記シャロー・トレンチ・インシュレータの、前記Ｎウ
ェルに隣接した領域に、第１のディボットを形成する段
階と、 前記シャロー・トレンチ・インシュレータの、前記Ｐウ
ェルに隣接した領域に、前記第１のディボットよりも浅
い第２のディボットを形成する段階とを含む半導体トラ
ンジスタの製造方法。 - 【請求項２】シャロー・トレンチ・インシュレータによ
って分離された、少なくとも１つの表面チャネルＮ型金
属酸化膜半導体電界効果トランジスタのＰウェルと、少
なくとも１つの埋込みチャネルＰ型金属酸化膜半導体電
界効果トランジスタのＮウェルとを形成する段階と、 前記Ｎウェルをパターン形成された第１のマスクで保護
し、前記Ｐウェルを露出したまま残す段階と、 前記Ｐウェルに第１の不純物を注入する段階と、 前記パターン形成された第１のマスクを除去する段階
と、 前記Ｐウェルをパターン形成された第２のマスクで保護
し、前記Ｎウェル領域を露出したまま残す段階と、 前記Ｎウェルに第２および第３の不純物を注入する段階
と、 前記シャロー・トレンチ・インシュレータの前記Ｎウェ
ルに隣接した領域に、第１のディボットを形成する段階
と、 前記パターン形成された第２のマスクを除去する段階
と、 前記シャロー・トレンチ・インシュレータの前記Ｐウェ
ルに隣接した領域に、前記第１のディボットよりも浅い
第２のディボットを形成する段階と を含む半導体トランジスタの製造方法。 - 【請求項３】シャロー・トレンチ・インシュレータによ
って分離された、少なくとも１つの表面チャネルＮ型金
属酸化膜半導体電界効果トランジスタのＰウェルと、少
なくとも１つの埋込みチャネルＰ型金属酸化膜半導体電
界効果トランジスタのＮウェルとを形成する段階と、 前記Ｐウェルをパターン形成された第１のマスクで保護
し、前記Ｎウェルを露出したまま残す段階と、 前記シャロー・トレンチ・インシュレータの前記Ｎウェ
ルに隣接した領域に、第１のディボットを形成する段階
と、 前記パターン形成された第１のマスクを除去する段階
と、 前記シャロー・トレンチ・インシュレータの前記Ｐウェ
ルに隣接した領域に、前記第１のディボットよりも浅い
第２のディボットを形成する段階とを含む半導体トラン
ジスタの製造方法。 - 【請求項４】ゲート導体の一部が前記Ｐウェルの上面を
覆い、ゲート導体の他の一部がＮウェルの上面および側
面を覆うように、前記トランジスタ・ウェル領域の上に
ゲート導体を形成する段階をさらに含む、請求項１〜３
のいずれか１項に記載の方法。 - 【請求項５】トランジスタ・ウェル領域を形成する前記
段階が、空乏領域を有するように前記Ｎウェルを形成す
る段階を含み、前記第１のディボットが前記空乏領域よ
りも深く形成される、請求項１〜４のいずれか１項に記
載の方法。 - 【請求項６】Ｎウェル、ならびに前記Ｎウェルの上面お
よび側面の一部を覆う第１のゲート導体を有する複数の
埋込みチャネルＰ型金属酸化膜半導体電界効果トランジ
スタと、前記Ｎウェルに隣接し、第１のディボットを有する第１
のシャロー・トレンチ分離（ＳＴＩ）領域と 、 Ｐウェル、ならびに前記Ｐウェルの上面を覆う第２のゲ
ート導体を有する複数の表面チャネルＮ型金属酸化膜半
導体電界効果トランジスタと、前記Ｐウェルに隣接し、第２のディボットを有する第２
のシャロー・トレンチ分離（ＳＴＩ）領域と を備え、前記第１のディボットが前記第２のディボットよりも深
いことを特徴とす る半導体構造。 - 【請求項７】前記Ｎウェルが、Ｐ型空乏領域を含み、ゲ
ート導体が前記Ｎウェルの前記側面を、前記Ｐ型空乏領
域の深さよりも深くまで覆う、請求項６に記載の半導体
構造。 - 【請求項８】前記Ｎウェルおよび前記Ｐウェルが単一の
基板上に配置されている、請求項６または７に記載の半
導体構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/181,964 US6127215A (en) | 1998-10-29 | 1998-10-29 | Deep pivot mask for enhanced buried-channel PFET performance and reliability |
| US09/181964 | 1998-10-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000269441A JP2000269441A (ja) | 2000-09-29 |
| JP3364903B2 true JP3364903B2 (ja) | 2003-01-08 |
Family
ID=22666548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29109099A Expired - Fee Related JP3364903B2 (ja) | 1998-10-29 | 1999-10-13 | 埋込みチャネルｐｆｅｔの性能および信頼性を向上させるためのディープ・ディボット・マスク |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US6127215A (ja) |
| EP (1) | EP0997946B1 (ja) |
| JP (1) | JP3364903B2 (ja) |
| KR (1) | KR100375032B1 (ja) |
| AT (1) | ATE230520T1 (ja) |
| DE (1) | DE69904690T2 (ja) |
| TW (1) | TW426943B (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002033476A (ja) * | 2000-07-13 | 2002-01-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| DE10131710B4 (de) * | 2001-06-29 | 2006-05-18 | Infineon Technologies Ag | Verfahren zur gezielten Einstellung der Stufenhöhe bei der STI-Technik zur Herstellung von integrierten Schaltungen |
| US6759298B2 (en) * | 2002-06-24 | 2004-07-06 | Micron Technology, Inc. | Methods of forming an array of flash field effect transistors and circuitry peripheral to such array |
| US6605504B1 (en) * | 2002-06-28 | 2003-08-12 | Infineon Technologies Ag | Method of manufacturing circuit with buried strap including a liner |
| US20040040105A1 (en) * | 2002-09-03 | 2004-03-04 | Hillenbrand Stephen John | Scuff remover device |
| US6743675B2 (en) | 2002-10-01 | 2004-06-01 | Mosel Vitelic, Inc. | Floating gate memory fabrication methods comprising a field dielectric etch with a horizontal etch component |
| US20040065937A1 (en) * | 2002-10-07 | 2004-04-08 | Chia-Shun Hsiao | Floating gate memory structures and fabrication methods |
| DE10329212B4 (de) * | 2003-06-28 | 2006-07-06 | Infineon Technologies Ag | Verfahren zum Herstellen einer integrierten DRAM-Speicherschaltung mit Corner Devices |
| US6838342B1 (en) * | 2003-10-03 | 2005-01-04 | Promos Technologies, Inc. | Nonvolatile memory fabrication methods comprising lateral recessing of dielectric sidewalls at substrate isolation regions |
| US7091091B2 (en) * | 2004-06-28 | 2006-08-15 | Promos Technologies Inc. | Nonvolatile memory fabrication methods in which a dielectric layer underlying a floating gate layer is spaced from an edge of an isolation trench and/or an edge of the floating gate layer |
| US7132333B2 (en) * | 2004-09-10 | 2006-11-07 | Infineon Technologies Ag | Transistor, memory cell array and method of manufacturing a transistor |
| KR100618892B1 (ko) * | 2005-04-13 | 2006-09-01 | 삼성전자주식회사 | 와이어 본딩을 통해 팬 아웃 구조를 달성하는 반도체패키지 |
| DE102005037566B4 (de) * | 2005-08-09 | 2008-04-24 | Qimonda Ag | Herstellungsverfahren für eine Halbleiterstruktur und entsprechende Halbleiterstruktur |
| US20080099834A1 (en) * | 2006-10-30 | 2008-05-01 | Josef Willer | Transistor, an inverter and a method of manufacturing the same |
| US8642441B1 (en) | 2006-12-15 | 2014-02-04 | Spansion Llc | Self-aligned STI with single poly for manufacturing a flash memory device |
| US20080258206A1 (en) * | 2007-04-17 | 2008-10-23 | Qimonda Ag | Self-Aligned Gate Structure, Memory Cell Array, and Methods of Making the Same |
| US20080283910A1 (en) * | 2007-05-15 | 2008-11-20 | Qimonda Ag | Integrated circuit and method of forming an integrated circuit |
| US7838355B2 (en) * | 2008-06-04 | 2010-11-23 | International Business Machines Corporation | Differential nitride pullback to create differential NFET to PFET divots for improved performance versus leakage |
| US8551858B2 (en) * | 2010-02-03 | 2013-10-08 | Spansion Llc | Self-aligned SI rich nitride charge trap layer isolation for charge trap flash memory |
| US8461634B2 (en) | 2011-04-14 | 2013-06-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Divot engineering for enhanced device performance |
| US10796943B2 (en) * | 2018-11-06 | 2020-10-06 | United Microelectronics Corp. | Manufacturing method of semiconductor structure |
| CN115915749B (zh) * | 2023-01-19 | 2023-06-02 | 合肥晶合集成电路股份有限公司 | 半导体结构及其制作方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3136897A (en) * | 1961-09-25 | 1964-06-09 | Westinghouse Electric Corp | Monolithic semiconductor structure comprising at least one junction transistor and associated diodes to form logic element |
| JPS5935445A (ja) * | 1982-08-24 | 1984-02-27 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| US4663832A (en) * | 1984-06-29 | 1987-05-12 | International Business Machines Corporation | Method for improving the planarity and passivation in a semiconductor isolation trench arrangement |
| IT1200725B (it) * | 1985-08-28 | 1989-01-27 | Sgs Microelettronica Spa | Struttura di isolamento in dispositivi mos e procedimento di preparazione della stessa |
| US4842675A (en) * | 1986-07-07 | 1989-06-27 | Texas Instruments Incorporated | Integrated circuit isolation process |
| US4863562A (en) * | 1988-02-11 | 1989-09-05 | Sgs-Thomson Microelectronics, Inc. | Method for forming a non-planar structure on the surface of a semiconductor substrate |
| US4900692A (en) * | 1989-04-24 | 1990-02-13 | Motorola, Inc. | Method of forming an oxide liner and active area mask for selective epitaxial growth in an isolation trench |
| EP0603106A2 (en) * | 1992-12-16 | 1994-06-22 | International Business Machines Corporation | Method to reduce stress from trench structure on SOI wafer |
| US5387540A (en) * | 1993-09-30 | 1995-02-07 | Motorola Inc. | Method of forming trench isolation structure in an integrated circuit |
| KR950021600A (ko) * | 1993-12-09 | 1995-07-26 | 가나이 쯔또무 | 반도체 집적회로장치 및 그 제조방법 |
| JP2955459B2 (ja) * | 1993-12-20 | 1999-10-04 | 株式会社東芝 | 半導体装置の製造方法 |
| US5447884A (en) * | 1994-06-29 | 1995-09-05 | International Business Machines Corporation | Shallow trench isolation with thin nitride liner |
| US5652176A (en) * | 1995-02-24 | 1997-07-29 | Motorola, Inc. | Method for providing trench isolation and borderless contact |
| JPH09312429A (ja) * | 1996-05-21 | 1997-12-02 | Sony Corp | レーザ機器における除振装置及び該装置を用いた光ディスク原盤製造装置 |
| US5858866A (en) * | 1996-11-22 | 1999-01-12 | International Business Machines Corportation | Geometrical control of device corner threshold |
| US5674775A (en) * | 1997-02-20 | 1997-10-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Isolation trench with a rounded top edge using an etch buffer layer |
| US6153478A (en) * | 1998-01-28 | 2000-11-28 | United Microelectronics Corp. | STI process for eliminating kink effect |
| TW444333B (en) * | 1998-07-02 | 2001-07-01 | United Microelectronics Corp | Method for forming corner rounding of shallow trench isolation |
| KR100281124B1 (ko) * | 1999-01-20 | 2001-01-15 | 김영환 | 반도체소자 및 그의 제조방법 |
-
1998
- 1998-10-29 US US09/181,964 patent/US6127215A/en not_active Expired - Fee Related
-
1999
- 1999-10-04 TW TW088117065A patent/TW426943B/zh not_active IP Right Cessation
- 1999-10-13 JP JP29109099A patent/JP3364903B2/ja not_active Expired - Fee Related
- 1999-10-14 AT AT99308122T patent/ATE230520T1/de not_active IP Right Cessation
- 1999-10-14 DE DE69904690T patent/DE69904690T2/de not_active Expired - Lifetime
- 1999-10-14 EP EP99308122A patent/EP0997946B1/en not_active Expired - Lifetime
- 1999-10-28 KR KR10-1999-0047025A patent/KR100375032B1/ko not_active IP Right Cessation
-
2000
- 2000-07-03 US US09/609,379 patent/US6323532B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000029367A (ko) | 2000-05-25 |
| JP2000269441A (ja) | 2000-09-29 |
| KR100375032B1 (ko) | 2003-03-08 |
| EP0997946A1 (en) | 2000-05-03 |
| DE69904690D1 (de) | 2003-02-06 |
| ATE230520T1 (de) | 2003-01-15 |
| US6127215A (en) | 2000-10-03 |
| TW426943B (en) | 2001-03-21 |
| DE69904690T2 (de) | 2003-09-18 |
| EP0997946B1 (en) | 2003-01-02 |
| US6323532B1 (en) | 2001-11-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3364903B2 (ja) | 埋込みチャネルｐｆｅｔの性能および信頼性を向上させるためのディープ・ディボット・マスク | |
| US6316302B1 (en) | Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant | |
| EP0749165B1 (en) | Thin film transistor in insulated semiconductor substrate and manufacturing method thereof | |
| KR100259097B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR0165457B1 (ko) | 트렌치 소자분리 방법 | |
| US6551870B1 (en) | Method of fabricating ultra shallow junction CMOS transistors with nitride disposable spacer | |
| JP2938422B2 (ja) | Ｃｍｏｓデバイスにおけるラッチアップ耐性を増大させる方法および装置 | |
| KR100243715B1 (ko) | 공핍부가 합체된 고립 웰의 fet를 가진 cmos 구조물 및 그 제조 방법 | |
| US20060220109A1 (en) | Selectively doped trench device isolation | |
| US20050003627A1 (en) | Method of forming a field effect transistor | |
| US20020081820A1 (en) | Method for manufacturing semiconductor device capable of suppressing narrow channel width effect | |
| US5994179A (en) | Method of fabricating a MOSFET featuring an effective suppression of reverse short-channel effect | |
| US6649461B1 (en) | Method of angle implant to improve transistor reverse narrow width effect | |
| US6329271B1 (en) | Self-aligned channel implantation | |
| US6921948B2 (en) | Adjustment of threshold voltages of selected NMOS and PMOS transistors using fewer masking steps | |
| US20050023608A1 (en) | Method of forming a partially depleted silicon on insulator (PDSOI) transistor with a pad lock body extension | |
| US6440788B2 (en) | Implant sequence for multi-function semiconductor structure and method | |
| US20080286930A1 (en) | Nitride-encapsulated fet (nncfet) | |
| JP3744694B2 (ja) | トランジスターの特性を改善するための半導体装置製造方法 | |
| US6479356B1 (en) | Method of manufacturing a semiconductive device with an enhanced junction breakdown strength | |
| JP2891325B2 (ja) | Ｓｏｉ型半導体装置およびその製造方法 | |
| US7279397B2 (en) | Shallow trench isolation method | |
| KR100597462B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| JPH06151842A (ja) | 半導体装置及びその製造方法 | |
| JPH09232524A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |