KR880011924A - 반도체 집적회로장치 및 그 제조방법 - Google Patents

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Abstract

내용 없음

Description

반도체 집적회로장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 의한 바이폴라 CMOS LST를 도시한 평면도.
제2도는 제1도의 X-X선에 따른 단면도.
제3도는 제1도 및 제2도에 도시한 바이폴라 CMOS LST의 제조방법을 공정 순으로 설명하기 위한 단면도.

Claims (14)

  1. 바이폴라 트렌지스터와 MISFEF를 갖는 반도체 집적회로장치로서, 상기 바이폴라 트랜지스터의 에미터 전극과 베이스 전극이 동일한 다결정 실리콘막에 의해 구성되어 있는 것을 특징으로 하는 반도체 집적 회로장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 MISFET의 소오스 전극 및 드레인 전극이 상기 다결정 실리콘 막에 의해 구성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  3. 특허청구의 범의 제1항 또는 제2항에 있어서, 상기 바이폴라 트랜지스터가 npn형 바이폴라 트랜지스터이며, 상기MISFET가 n찬넬 MISFET와 P찬넬 MISFET로 되는 상보형 MISFET인 것을 특징으로 하는 반도체 집적회로장치.
  4. 특허청구의 범위 제3항에 있어서, 상기 바이폴라 트랜지스터의 상기 베이스 전극과 상기 P찬넬 MISFET의 상기 소오스 전극 및 상기 드레인 전극 이 P형의 상기 다결정 실리콘 막에 의해 구성되고, 상기 바이폴라 트랜지스터의 상기 에미터 전극과 상기 n찬넬 MISFET의 상기 소오스 전극 및 상기 드레인 전극이 n형의 상기 소오스 전극 및 상기 드레인 전극이 n형의 상기 다결정 실리콘 막에 의해 구성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  5. 특허청구의 범위 제4항에 있어서, 상기 바이폴라 트랜지스터의 에미터 영역 및 상기 n찬넬 MISFET의 소오스 영역 및 드레인 영역의 적어도 일부가 상기 n형의 다결정 실리콘 막에서의 n형 불순물의 확산에 의해 형성되고, 상기 바이폴라 트랜지스터의 그래프트 베이스 영역의 적어도 일부 및 상기 P찬넬 MISFET의 소오스 영역 및 드레인 영역의 적어도 일부가 상기 P형의 다결정 실리콘 막에서의 P형의 불순물의 확산에 의해 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  6. 특허청구의 범위 제5항에 있어서, 상기 MISFET의 게이트 전극이 상기 다결정 실리콘막에 의해 구성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  7. 특허청구의 범위 제6항에 있어서, 상기 다결정 실리콘 막상에 고융점 금속막 또는 고융점 금속 실리사이드막이 마련되어 있는 것을 특징으로 하는 반도체 집적 회로장치.
  8. 바이폴라 트랜지스터와 MISFET를 갖는 반도체 집적회로장치의 제조방법으로서, 반도체 기판 상에 마련된 에피텍셜 층의 표면에 부분적으로 열림구멍을 갖는 절연막을 형성하는 공정, 다결정 실리콘 막을 전면에 형성하는 공정 및 상기 다결정 실리콘 막을 패턴닝 하는 것에 의해 적어도 상기 바이폴라 트랜지스터의 에미터 전극과 베이스 전극을 동시에 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  9. 특허청구의 범위 제8항에 있어서, 상기 다결정 실리콘 막의 상기 패턴닝에 의해 상기 MISFET의 소오스 전극 및 드레인 전극이 동시에 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  10. 특허청구의 범위 제9항에 있어서, 상기 바이폴라 트랜지스터가 npn형 바이폴라 트랜지스터이며, 상기 MISFET가 n찬넬 MISFET와 P찬넬 MISFET로 되는 상보형 MISFET인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  11. 특허청구의 범위 제10항에 있어서, 상기 바이폴라 트랜지스터의 상기 베이스 전극과 상기 P찬넬 MISFET의 상기 소오스 전극 및 상기 드레인 전극이 P형화된 상기 다결정 실리콘 막에 의해 구성되고, 상기 바이폴라 트랜지스터의 상기 에미터 전극과 상기 n찬넬 MISFET의 상기 소오스 전극 및 상기 드레인 전극이 n형화 된 상기 다결정 실리콘 막에 의해 구성되어 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  12. 특허청구의 범위 제11항에 있어서, 상기 바이폴라 트랜지스터의 에미터 영역 및 상기 n찬넬 MISFET의 소오스 영역 및 드레인 영역의 적어도 일부가 상기n형으 다결정 실리콘 막에서 n형 불순물의 확산에 의해 형성되고, 상기 바이폴라 트랜지스터의 그래프트 베이스 영역의 적어도 일부 및 상기 P찬넬 MISFET의 소오스 영역 및 드레인 영역의 적어도 일부 및 상기 P형의 다결정 실리콘 막에서의 P형 불순물의 확산에 의해 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  13. 특허청구의 범위 제12항에 있어서, 상기 다결정 실리콘 막의 상기 패턴닝에 의해 상기MISFET의 게이트 전극이 동시에 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  14. 특허청구의 범위 제13항에 있어서, 상기 다결정 실리콘 막상에 고융점 금속막 또는 고융점 금속 실리사이드막이 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
    ※ 참고사항 최초출원 내용에 의하여 공개하는 것임.
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