JPS5957469A - 半導体装置 - Google Patents

半導体装置

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JPS5957469A
JPS5957469A JP57167505A JP16750582A JPS5957469A JP S5957469 A JPS5957469 A JP S5957469A JP 57167505 A JP57167505 A JP 57167505A JP 16750582 A JP16750582 A JP 16750582A JP S5957469 A JPS5957469 A JP S5957469A
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JP
Japan
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type
gate electrode
drain region
type silicon
source
Prior art date
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Pending
Application number
JP57167505A
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English (en)
Inventor
Toru Inaba
稲葉　透
Masataka Shinguu
新宮　正孝
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Publication of JPS5957469A publication Critical patent/JPS5957469A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 牟発明はＣＭＯ８半導体装ｆ％ｌ−に関するものであり
、特にシリコンダートを有するＣＭＯＳ半導体装置に関
するものである。
（２）技術の背景 ＩＣ，ＬＳＩがＭＯＳ　デバイス主流に転換する中でＣ
ＭＯ８の有用性が言われてきている。すなわちＣＭＯ８
は元来低消費動力動作に最大のメリットがあったが、そ
の後の開発によって高速動作が可能になシ、加えて大規
模集積化、素子微細化に対する適合性が明らかになって
来た。このため超ＬＳＩ時代の重要な半導体装置となっ
た。
（３）従来技術と問題点 第１図にＣＭＯ８集積回路の基本的構造を示す。
第１図によればｎ形シリコン基板１にｐウェル２、ｎ＋
ソース又はドレイン領域３、ｎ＋ソース又はドレイン領
域４がそれぞれ形成されており、更に該ｎ形シリコン基
板１上に５ｉｏ２膜５が形成され、又、ｎ　ノース又は
ドレイン領域３上のＳＩＯ２膜５上にゲート′屯極６、
ｐソース又はドレイン領域上のＳｉＯ□腺５上に他のダ
ート電極６′が形成されてそれぞれｎチャンネルトラン
ジスタ、ｐチャンネルトランジスタ領域を形成している
。
従来、ｎチャンネル側トランジスタのダート者、。
極６及びｐナヤンネル（０１１）ランジスタ仙」のダー
ト・ｒ、、極６′にはコンタクトホールの数を制限スべ
く同一のＲ形ポリシリコンが用いられていた。しかしな
がらｐチャンネルトランジスタにｎ形ポリシリコンケ゛
−ト全用いているため仕事函数の関係により、ある表面
濃度に対しｐ形ポリシリコンゲート？４（、極を使った
場合よシしきい値′市川（以下ｖＴＨと称す）が低く出
てしまう。従っであるｖＴＨを得たい場合でも基板の表
面濃度を余り高く出来ない。
そのためトラン／メタを小さくすることが出来なかった
。そこでＣＭＯ８＋に造として新たにｐ形トランジスタ
にはｐ形ポリシリコンゲート電極を、そしてｎ形トラン
ジスタにはｎ形ポリシリコン電極を使用する必要が出て
来た。しかしながら、そのようなＣＭＯ８を用いた例え
ばインバータにおいて、ｐ形ダート電極とｎ形ダート電
極とを電気的に接続する必要がある。このためそれぞれ
のｒ−）部分にコンタクトホール全般ける必要があった
６更に又製造工程が複雑となる欠点かある。
（４）発明の目的 上記欠点ヲ鑑み、本発明の目的はｖ、１．０絶対値を小
さくすることが可能なＣＭＯ８半導体装１４を提供する
ことである。
本発明の他の目的はケート電池間の電気的接続を得るた
めのコンタクトホールの数を制限せシメることがｎ」能
なＣＭＯ８半導体ｋ　ｎｆｌ、　ｋ　ｊＭ供することで
ある。
（５）発明の構成 上記本発明の目的はシリコンゲート電極を有するＣＭＯ
３集積回路からなる半導体装置において；ｐチャンネル
トランジスタのシリコンダート電極ケル形シリコンとし
、ｎチャンネルトランジスタのシリコンゲート［極？ｉ
ｎ形シリコンとし、且つ前記ｐ形シリコンヶ９−ト箪極
とｎ形シリコンダート電極とを接続するように、前記ｐ
形シリコンダー）　’ｔＩＪ：　（ｆｉ上、及びｎ形シ
リコンケ９−ト電極上にシリサイド層を配記することを
特徴とする半導体装置によって達成される。
（６）発明の実施例 以下本発明を図面を診照して詳細に説明する。
第２図は本発明に係る実施例を示す概略断面図である。
第２図によればｎ形シリコン基板１１にｐウェル１２、
ｎ　ノース又はドレイン領域１３、ｐ　ノース又はドレ
イン領域１４が配設されておシ、ｎ形シリコン基板１１
上に８１０２膜１５が設けられておυ、ｐ　ノース又は
ドレイン領域１３側の５ＩＯ２膜上にｐ形多結晶シリコ
ンｙ−ト電極１６が設けられており、−力計ソース又は
ドレイン１４側の５ＩＯ２膜１５上にｎ形多結晶シリコ
ンダート電極１７が設けられて込る（以下多結晶シリコ
ンをポリシリコンと称す）。このｐ形、ｎ形ポリシリコ
ン電極は５ＩＯ２膜１５上に連続的にＣＶＤによって形
成せしめられておシ、これらの電極上には各ｐ形ｎ形ゲ
ート電極を接続するようにモリブデンシリサイド層１８
が配設され、更にモリブデンシリサイド層１８上にはリ
ン珪酸ガラス層１９が設けられている。すなわち第２図
に示したＣＭＯ８集積回路によればｐチャンネル側トラ
ンジスタにｔｉｐＪレポリシリコングート電極が、ｎチ
ャンネル１則トランジスタにはｎ形プリシリコンゲート
笥、極が配設されているために、従来ｐチャンネル側ト
ランジスタＫｎ形シリコンｆｆ−ト’［４極を用いた際
に発生したＶＴ）［の値の低下現象はなくなり、■、□
の絶対値を犬きくする必要がなくなった。又モリブデン
シリサイド層１８によってｐ形ポリシリコン’ｆｉ：（
極１６とｎ形ポリシリコン電極１７とが接続されている
のでその接続のためにコンタクトホールは１個所形成し
ておけば足り、設計の自由度が増加せしめられる。更に
又、第２図／）１ら明らかなようＶこ本発明の装置を作
るには複雑な工程を必要としない。
本発明に係るシリサイド層はモリブデンシリサイドの他
にタングステンシリサイドでもよく、スパッタリング、
ＣＶＤ法等によシ作られ、その厚与は１０００〜２００
０　Ｘ　（１００〜２００ｎｍ　）が好ましい。
なお央Ｍ１１例ではｐ形ダート電極どｎ形ｒ−４％極が
＞Ｉ続的に形成されているがそれぞれ羊独に配設されて
いてもよいことは理解されよう。
（７）発明の詳細 な説明したように、本発明に係る半導体装置によればし
きい値電圧（Ｖ、Ｈ）の絶対値を小さくし、且つコンタ
クトポールの数を制限することが可能なＣＭＯ８集イへ
１回路を得ることが出来る。
【図面の簡単な説明】
第１図は従来技術を説明するためのＣＭＯ８集積回路の
基本構造を示す断面図であり、第２図は本発明に係る実
施例を示す概略断面図である。 １．１１・・・ｎ形シリコン基板、２．１２・・・ｐウ
ェル、３．１３・・・ｐ＋ソース又はドレイン領域、４
．１４・・・ｎ　ノース又はドレイン領域、５．１５・
・・５１０２膜、６．６′・・・ダート電極、１６・・
・ｐ形ポリシリコンダート電極、１７・・・ｎ形ポリシ
リコンプート電極、１８・・・モリブデンシリサイド層
、１９・・・リン珪酸ガラス（ＰＳＧ）層。

Claims (1)

  1. 【特許請求の範囲】 １　シリコフケ９−ト電極を有するＣＭＯ８集積回路を
    有する半導体装置において。 ｐチャンネルトランジスタのシリコンｆ−）！極をｐ形
    ７リコンとし、ｎチャンネルトランジスタのシリコンゲ
    ート電極をｎ形シリコンとし、且つ前記ｐ形シリコンゲ
    ート電極とｎ形シリコンゲート電極とを接続するように
    、前記ｐ形シリコンケ９−ト電極上、及びｎ形シリコン
    ゲート電極上にシリサイドへ６を配設することを特徴と
    する半導体装置。 ２　前記シリコンが多結晶シリコンであることを特徴と
    する特許請求の範囲第１項記載の半導体装置。 ３　前記シリサイドがモリブデンシリサイド又はタング
    ステンシリサイドであることを特徴とする特許ｉ青水の
    範囲第１項又は第２項記載の半導体装置。
JP57167505A 1982-09-28 1982-09-28 半導体装置 Pending JPS5957469A (ja)

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