JPS6054792B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6054792B2 JPS6054792B2 JP52022683A JP2268377A JPS6054792B2 JP S6054792 B2 JPS6054792 B2 JP S6054792B2 JP 52022683 A JP52022683 A JP 52022683A JP 2268377 A JP2268377 A JP 2268377A JP S6054792 B2 JPS6054792 B2 JP S6054792B2
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- JP
- Japan
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- substrate
- region
- oxide film
- gate
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
- H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
- H10D62/378—Contact regions to the substrate regions
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
（１）発明の利用分野
本発明は、シリコンの半導体装置、特にＭＩＳ型トラン
ジスタに関するものである。
ジスタに関するものである。
（２）従来技術
ＭＩＳ（金属−絶縁膜−半導体）型電界効果トランジス
タは第１図に示した記号で示される。
タは第１図に示した記号で示される。
特に絶縁膜にシリコンの酸化膜を用いたＭＯＳトランジ
スタと呼ばれて、大規模な集積回路に広く用い用いて説
明する。
スタと呼ばれて、大規模な集積回路に広く用い用いて説
明する。
第１図に示した部分のうち、１はソース、２はドレイン
、３はゲート、４は基板である。
、３はゲート、４は基板である。
このトランジスタの一般的使用法としては基板４にソー
ス１に対してバックゲート電圧ＶＢＣを印加するが、特
別な使用法として基板４とソース１を電気的に接続する
使用法がある。第２図、第３図に従来法によるこの接続
法を示す。第２図に示すように、第１導電型の基板５（
ここでは説明の便宜上ｐ型とする）上に所定の位置に厚
いフィールド酸化膜６を形成する。この図ではフィール
ド酸化膜を形成しない部分に５０〜２００ｎｍ厚程度の
Ｓｉ。Ｎ、膜を通常のホトエッチング法などで残存せし
め、その後１０００〜１２卯℃の温度範囲で水蒸気を含
んだ酸素で湿式酸化を行い、Ｓｉ、Ｎｏ膜を除去した部
分にフィールド酸化膜６を形成する、いわゆるＷＣＯＳ
（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆｓｉｌｉｃｏｎの
略）を用いた場合を示す。
ス１に対してバックゲート電圧ＶＢＣを印加するが、特
別な使用法として基板４とソース１を電気的に接続する
使用法がある。第２図、第３図に従来法によるこの接続
法を示す。第２図に示すように、第１導電型の基板５（
ここでは説明の便宜上ｐ型とする）上に所定の位置に厚
いフィールド酸化膜６を形成する。この図ではフィール
ド酸化膜を形成しない部分に５０〜２００ｎｍ厚程度の
Ｓｉ。Ｎ、膜を通常のホトエッチング法などで残存せし
め、その後１０００〜１２卯℃の温度範囲で水蒸気を含
んだ酸素で湿式酸化を行い、Ｓｉ、Ｎｏ膜を除去した部
分にフィールド酸化膜６を形成する、いわゆるＷＣＯＳ
（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆｓｉｌｉｃｏｎの
略）を用いた場合を示す。
１０卯℃で５時間酸化するとフィールド酸化膜厚は約１
．０μｍとなる。
．０μｍとなる。
この後、５０〜２００ｎｍ厚程度のゲート酸化膜７をよ
く知られた、乾燥酸素や、ＨＣｌを少量含んだ乾燥酸素
などで酸化して形成する。
く知られた、乾燥酸素や、ＨＣｌを少量含んだ乾燥酸素
などで酸化して形成する。
この後ゲート３とする多結晶シリコン８を所定の部分に
ＣＶＤ法とホトエッチング法等で被着し、このゲート３
をマスクとして基板５の表面部に第１導電型の基板とは
逆に第２導電型の領域（第１導電型を仮にｐ型としたの
で、これはｎ型となる）９を熱拡散やイオン打込み法な
どで形成し、ゲート３をはさんで一方をソース１、他方
をドレイン２とする。この従来の基本的なシリコンゲー
トＭＯＳトランジスタにおいて、ソース１を基板５と接
続するためには次のようにする。ここでソース１となる
ｎ型領域９と基板５の露出部分とを直接接続しても、ｎ
型領域９の抵抗率は１〜２０Ω・ｄであり良好なオーミ
ックコンタクトがとりにくい。したがつて第３図に示す
ようにｎ型領域９と一部を接触するかあるいは接触させ
ない場合は他の部分に高不純物濃度のｐ型領域１０をよ
く知られた熱拡散法やイオン打込み法などで形成する。
この二つの領域９と１０にまたがつてＮなどで代表され
る接続電極１１を所定の部分に被着し、二つの領域９と
１０を電気的に接続する。これを平面図に示したのが第
４図である。
ＣＶＤ法とホトエッチング法等で被着し、このゲート３
をマスクとして基板５の表面部に第１導電型の基板とは
逆に第２導電型の領域（第１導電型を仮にｐ型としたの
で、これはｎ型となる）９を熱拡散やイオン打込み法な
どで形成し、ゲート３をはさんで一方をソース１、他方
をドレイン２とする。この従来の基本的なシリコンゲー
トＭＯＳトランジスタにおいて、ソース１を基板５と接
続するためには次のようにする。ここでソース１となる
ｎ型領域９と基板５の露出部分とを直接接続しても、ｎ
型領域９の抵抗率は１〜２０Ω・ｄであり良好なオーミ
ックコンタクトがとりにくい。したがつて第３図に示す
ようにｎ型領域９と一部を接触するかあるいは接触させ
ない場合は他の部分に高不純物濃度のｐ型領域１０をよ
く知られた熱拡散法やイオン打込み法などで形成する。
この二つの領域９と１０にまたがつてＮなどで代表され
る接続電極１１を所定の部分に被着し、二つの領域９と
１０を電気的に接続する。これを平面図に示したのが第
４図である。
フィールド酸化膜６のない部分１２と、ｐ型領域１０を
形成する拡散あるいはイオン打込みのマスク部１３との
共通領域がｐ型領域１０となる。このときこの第４図の
平面図で明らかなように、ソース１とすべきｎ型領域９
が残存させるために、第２図に示した基本トランジスタ
よりはｐ型領域１０を形成する部分を余分に設定しなけ
ればならない。通常パターンの異なつた部分を形成する
にはマイク合せが必要であり、この合せ余裕が大きけれ
ば大きい程余分の部分を大きくとらなければならない欠
点が生じる。（３）発明の目的本発明の目的は、この従
来法の欠点を除去し、基本トランジスタの平面面積を拡
大することなく第１導電型の基板と、第２導電型のソー
ス領域を接続することにある。
形成する拡散あるいはイオン打込みのマスク部１３との
共通領域がｐ型領域１０となる。このときこの第４図の
平面図で明らかなように、ソース１とすべきｎ型領域９
が残存させるために、第２図に示した基本トランジスタ
よりはｐ型領域１０を形成する部分を余分に設定しなけ
ればならない。通常パターンの異なつた部分を形成する
にはマイク合せが必要であり、この合せ余裕が大きけれ
ば大きい程余分の部分を大きくとらなければならない欠
点が生じる。（３）発明の目的本発明の目的は、この従
来法の欠点を除去し、基本トランジスタの平面面積を拡
大することなく第１導電型の基板と、第２導電型のソー
ス領域を接続することにある。
（４）発明の総括説明本発明の基本は第２導電型のソー
ス領域を形成した後、この領域上から第１導電型の基板
に達する接続孔を形成し、この接続孔の内壁部をソース
領域と基板との接続部として用いるものである。
ス領域を形成した後、この領域上から第１導電型の基板
に達する接続孔を形成し、この接続孔の内壁部をソース
領域と基板との接続部として用いるものである。
（５） 実施例以下、本発明を実施例を参照して詳細に
説明する。
説明する。
第５図に本発明の基本構造を示した。
第２図の従来法によるＭＯＳトランジスタを形成した後
、ソース領域９−１の一部に基板５に達する接続孔１４
を形成する。形成法は、ホトレジスタをマスクにして減
圧したＣＦ４を用いるプラズマエッチングや、叩とＨＮ
Ｏ３を主成分とする溶液によるエッチング、あるいは反
応性、非反応性スパッタエッチングなどを用いればよい
。シリコンのエッチングは従来からよく知られており、
そのいずれでも適用可能である。この後、よく知られた
ＢＯｒＯｎなどを用いた熱拡散法で接続孔１４の内壁を
ｐ型化したｐ型領域１０を形成すればよい。
、ソース領域９−１の一部に基板５に達する接続孔１４
を形成する。形成法は、ホトレジスタをマスクにして減
圧したＣＦ４を用いるプラズマエッチングや、叩とＨＮ
Ｏ３を主成分とする溶液によるエッチング、あるいは反
応性、非反応性スパッタエッチングなどを用いればよい
。シリコンのエッチングは従来からよく知られており、
そのいずれでも適用可能である。この後、よく知られた
ＢＯｒＯｎなどを用いた熱拡散法で接続孔１４の内壁を
ｐ型化したｐ型領域１０を形成すればよい。
この拡散法もよく知られているので特記することはない
。ただしこの拡散時に接続孔１４の内壁以外にはｐ型と
する不純物が拡散されないように熱酸化膜やＣＶＤ法に
よるＳｉＯ２膜などを被着する必要がある。実際には第
６図に示すようにホトエッチングで接続孔１４を形成す
る以前に、全体に熱酸化膜や、ＣＶＤ法によるＳｉＯ２
などの絶縁膜１６を被着し、その後ホトレジストをマス
クとしてこれらの熱酸化膜やＣＶＤによるＳｉＯ２膜１
６にｎ型領域の表面に達するエッチング孔を形成し、こ
の膜をマスクとして基板５に達するようにｎ型領域９−
１をエッチングして接続孔１４を形成する。この後接続
孔１４の内壁部をｐ型化してｐ型領域１０を形成すれば
よい。このときｎ型を打ち消して余りあるｐ型となる不
純物を添加するとｎ型ソース領域９−１とｐ型領域１０
の間にｐ−ｎ接合が生じ、完全なオーミックコンタクト
とならない。したがつてｐ型拡散にさらされないｎ型領
域９−１にまたがつて接続電極を被着する。第５図に示
すような場合には問題がないが、第６図に示した構造に
さらに接続電極１１を被着する場合にはｐ型不純物濃度
がｎ型の不純物濃度を越えないように添加し、ｐ型領域
１０とｎ型領域９−１の重なつた部分の表面はｎ型とな
るようにしなければならない。第７図に本発明の接続孔
に形成に関する他の実施例を示した。
。ただしこの拡散時に接続孔１４の内壁以外にはｐ型と
する不純物が拡散されないように熱酸化膜やＣＶＤ法に
よるＳｉＯ２膜などを被着する必要がある。実際には第
６図に示すようにホトエッチングで接続孔１４を形成す
る以前に、全体に熱酸化膜や、ＣＶＤ法によるＳｉＯ２
などの絶縁膜１６を被着し、その後ホトレジストをマス
クとしてこれらの熱酸化膜やＣＶＤによるＳｉＯ２膜１
６にｎ型領域の表面に達するエッチング孔を形成し、こ
の膜をマスクとして基板５に達するようにｎ型領域９−
１をエッチングして接続孔１４を形成する。この後接続
孔１４の内壁部をｐ型化してｐ型領域１０を形成すれば
よい。このときｎ型を打ち消して余りあるｐ型となる不
純物を添加するとｎ型ソース領域９−１とｐ型領域１０
の間にｐ−ｎ接合が生じ、完全なオーミックコンタクト
とならない。したがつてｐ型拡散にさらされないｎ型領
域９−１にまたがつて接続電極を被着する。第５図に示
すような場合には問題がないが、第６図に示した構造に
さらに接続電極１１を被着する場合にはｐ型不純物濃度
がｎ型の不純物濃度を越えないように添加し、ｐ型領域
１０とｎ型領域９−１の重なつた部分の表面はｎ型とな
るようにしなければならない。第７図に本発明の接続孔
に形成に関する他の実施例を示した。
第６図に示すように、絶縁膜１６に接続孔１４を形成す
るためのエッチング孔を形成し、その後、ＫＯＨの水溶
液や、ヒドラジン、あるいはエチレンジアミンとピロカ
テコールの混液などの異方性エッチング液を用いてエッ
チングすると、特に（１１１）面のエッチング速度が遅
いために結果として（１１１）面にかこまれたエッチン
グ孔１７が形成される。したがつてこのエッチング孔１
７の形状は、基板の面方位によつて異なり、（１００）
基板面には第８図に示すように正四角錐が形成され、（
１１１）基板面には第９図に示すように正三角錐が形成
され、（１１０）基板面には第１０図に示すように基板
面上では菱形のエッチング孔が形成される。この異方性
エッチングを用いると、エッチング孔１７のマスクの形
状によつてほぼ一義的に深さが決まるので高精度のエッ
チング孔の形成ができる。
るためのエッチング孔を形成し、その後、ＫＯＨの水溶
液や、ヒドラジン、あるいはエチレンジアミンとピロカ
テコールの混液などの異方性エッチング液を用いてエッ
チングすると、特に（１１１）面のエッチング速度が遅
いために結果として（１１１）面にかこまれたエッチン
グ孔１７が形成される。したがつてこのエッチング孔１
７の形状は、基板の面方位によつて異なり、（１００）
基板面には第８図に示すように正四角錐が形成され、（
１１１）基板面には第９図に示すように正三角錐が形成
され、（１１０）基板面には第１０図に示すように基板
面上では菱形のエッチング孔が形成される。この異方性
エッチングを用いると、エッチング孔１７のマスクの形
状によつてほぼ一義的に深さが決まるので高精度のエッ
チング孔の形成ができる。
第７図に示した例ではエッチング孔は、絶縁膜１６のｎ
型領域９−１上に形成したが、この場合エッチング孔は
多結晶Ｓｉで代表されるゲート電極８に接してはならな
いので、この両者間にマスク合せ余裕ｍをとらなければ
ならない。
型領域９−１上に形成したが、この場合エッチング孔は
多結晶Ｓｉで代表されるゲート電極８に接してはならな
いので、この両者間にマスク合せ余裕ｍをとらなければ
ならない。
第１１図から第１５図に示す本発明の他の実施例では多
結晶Ｓｉゲート８をマスクとして（１１１）面で囲まれ
た接続孔１７を形成できるので、マスク合せ余裕ｍは全
くなくてよくトランジスタの微小化に特に効果がある。
結晶Ｓｉゲート８をマスクとして（１１１）面で囲まれ
た接続孔１７を形成できるので、マスク合せ余裕ｍは全
くなくてよくトランジスタの微小化に特に効果がある。
第１１図に示すように従来法の説明に示したように基板
５上にフィールド酸化膜６を形成し、さらにゲート酸化
膜７上にゲートとなるべき多結晶Ｓｉ８をＣＶＤ法とホ
トエッチング法て選択的に被着する。このとき多結晶Ｓ
ｉにはその不純物濃度が１『ｃ『３以上になるようにリ
ンやＡｓ等の不純物を添加する。この後６００〜９００
′Ｃの温度範囲で湿式酸化を行うと、その酸化速度が不
純物濃度に強く依存するため、第１２図に示すようにシ
リコン基板上には薄い酸化膜１８−１が多結晶Ｓｉの表
面には厚い酸化膜１８−２が型成される。この両者の酸
化膜厚と、酸化温度、酸化時間の関係を第１３図に示す
。図中のＡは不純物濃度ＣＢ＝１×１０１５ｄ−３のＳ
ｉ（１００）基板、Ｃは、リンを３×１ｆ′。ｄ−３含
んだ多結晶Ｓｉである。ｔは酸化時間であり、それぞれ
１，２，４，８，托時間の場合を示してある。ここで８
００℃で４時間酸化すると、第１３図に示すようにＳｉ
基板上には９０ｎｒｎの酸化膜１８−１が形成され、多
結晶Ｓｉ８は３００ｒ１ｎ１の酸化膜１８一２で包まれ
る。
５上にフィールド酸化膜６を形成し、さらにゲート酸化
膜７上にゲートとなるべき多結晶Ｓｉ８をＣＶＤ法とホ
トエッチング法て選択的に被着する。このとき多結晶Ｓ
ｉにはその不純物濃度が１『ｃ『３以上になるようにリ
ンやＡｓ等の不純物を添加する。この後６００〜９００
′Ｃの温度範囲で湿式酸化を行うと、その酸化速度が不
純物濃度に強く依存するため、第１２図に示すようにシ
リコン基板上には薄い酸化膜１８−１が多結晶Ｓｉの表
面には厚い酸化膜１８−２が型成される。この両者の酸
化膜厚と、酸化温度、酸化時間の関係を第１３図に示す
。図中のＡは不純物濃度ＣＢ＝１×１０１５ｄ−３のＳ
ｉ（１００）基板、Ｃは、リンを３×１ｆ′。ｄ−３含
んだ多結晶Ｓｉである。ｔは酸化時間であり、それぞれ
１，２，４，８，托時間の場合を示してある。ここで８
００℃で４時間酸化すると、第１３図に示すようにＳｉ
基板上には９０ｎｒｎの酸化膜１８−１が形成され、多
結晶Ｓｉ８は３００ｒ１ｎ１の酸化膜１８一２で包まれ
る。
この後、全体に酸化膜を９０ｒ１ｒＩ１の酸化膜が完全
にエッチオフされるように１００ｎｎ１のエッチングを
行うと、Ｓｉ基板５上の酸化膜は除去され第１４図に示
すように１００ｒ１ｒｎ薄くなり２００ｒ１ｍに減少し
た酸化膜１８−２に包まれた多結晶Ｓｉゲート８が形成
しうる。この後同図に示すように酸化膜１８−２に包ま
れた多結晶Ｓｉゲートをマスクとしてｎ型領域９と９−
１を形成し、その後、ソース領域９−１を露出するよう
に絶縁膜１６を選択的に被着してこれをマスクに上述し
た異方性エッチング液を用いて接続孔１７を形成する。
その後第１５図に示すようにｎ型領域の不純物濃度を越
えないようにｐ型領域１０を形成し、その後ドレインと
なるｎ型領域９にも接続孔１９をホトエッチングなどで
形成しＮで代表される電極を選択的に被着して、一方を
ソース領域９一１に対する接続電極１１としてドレイン
領域９に対する電極をドレイン電極２０とすればよい。
第１６図と第１７図に本発明の他の実施例を示す。第１
６図はｐチャネルＭＯＳトランジスタ２２とｎチャネル
ＭＯＳトランジスタ２１を同じ基板上に形成してｐチャ
ネルＭＯＳトランジスタ２２のソースとｎチャネルＭＯ
Ｓトランジスタ２１のドレインを接続して出力電極２５
としてゲート同士を接続してゲート電極３とし、ｐチャ
ネルＭＯＳトランジスタのドレインを電源電極２３とし
、ｎチャネルＭＯＳトランジスタ２１のソースを接地電
極２４としたいわゆるＣ−ＭＯＳ（コンプリメンタリー
ＭＯＳトランジスタ）のシンボル図を示ずものである。
第１７図に本発明を用いたＣ−ＭＯＳの断面を示す。ｐ
チャネルとｎチャネルを同基板に形成するので、ｎ型の
Ｓｉ基板５−２の表面部にはｐチャネルＭＯＳトランジ
スタを形成するためにソースとドレインになるｎ型領域
２６を形成し、ドレイン領域２６−１に接続孔１７を形
成してｎ型領域２７を形成する。また、ｎチャネルＭＯ
Ｓトランジスタを同基板に形成するためにｎ型基板５−
２の表面部にイオン打込みなど・でｐ型のウェル５−１
を形成する。不純物濃度は１×１０１４〜１×１０１６
ｃｍ−３に選ばれることが多い。このｐ型ウェル５−１
上にソースとドレインとするｎ型領域９と９−１を形成
し、ソース領域９一１上に接続孔１７を形成し、その内
壁をｐ型領域１０とする。それぞれ以上のトランジスタ
の形成法は第１１図〜第１５図に説明した方法と同様で
ある。この後Ｎに代表される電極を選択的に被着し、電
源電極２３、接地電極２牡出力電極２５とする。第１７
図には示していないが、多結晶Ｓｉゲート８は他の部分
で電気的に接続してこれをゲート電極３とする。Ｃ−Ｍ
ＯＳではｐチャネルとｎチャネルトランジスタがほぼ同
数存在するため、ウェル５−１の数も多く、このウェル
の接続法が問題となるが本発明を用いればほとんど平面
面積を拡大することなくウェルとソースを接続できるの
で本発明の適用効果は極めて大きい。第１８図に本発明
の他の実施例を示す。これは、ソース領域にｎ＜５ｐ＋
（ｐ型のＳｉ基板より相対的に不純物濃度の高い領域）
をもついわゆるＤＳＡ（ＤｉｆｆｕｓｉＯｎＳｅｌｆ−
Ａｌｉｇｒｌｅｄ）ＭＯＳに本発明を適用したものであ
る。ＤＳＡ−ＭＯＳではソース領域にｎ領域９−１とこ
れをかこんでｐ＋領域２７がある。このｐ＋領域は基板
５の不純物濃度が１０１４ｃ７ｘ−３程度と低く、その
直列抵抗が問題となつて電位的に不安定となる。第１８
図に示すように本発明を適用してｐ＋領域２７とｎ型の
ソース領域９−１を電気的に固定すれば安定なトランジ
スタ特性をもつことができる。これは本発明の他の実施
効果てある。本発明の実施例の説明には不純物濃度が１
×１０１４〜１×１０１６ｃｍ−３程度のｐ型のＳｉ基
板を用いた例を用いたもので、オーミックコンタクトを
完全に形成するためにｐ＋領域１０を設けたが、オーミ
ックコンタクトが十分形成できる円一シリサイドや、あ
るいはＳｉ基板の不純物濃度が高い場合にはｐ＋領域１
０を設けることなく直接、接続孔１４あるいは１７の内
壁に導電性の被膜を被着してもよい。
にエッチオフされるように１００ｎｎ１のエッチングを
行うと、Ｓｉ基板５上の酸化膜は除去され第１４図に示
すように１００ｒ１ｒｎ薄くなり２００ｒ１ｍに減少し
た酸化膜１８−２に包まれた多結晶Ｓｉゲート８が形成
しうる。この後同図に示すように酸化膜１８−２に包ま
れた多結晶Ｓｉゲートをマスクとしてｎ型領域９と９−
１を形成し、その後、ソース領域９−１を露出するよう
に絶縁膜１６を選択的に被着してこれをマスクに上述し
た異方性エッチング液を用いて接続孔１７を形成する。
その後第１５図に示すようにｎ型領域の不純物濃度を越
えないようにｐ型領域１０を形成し、その後ドレインと
なるｎ型領域９にも接続孔１９をホトエッチングなどで
形成しＮで代表される電極を選択的に被着して、一方を
ソース領域９一１に対する接続電極１１としてドレイン
領域９に対する電極をドレイン電極２０とすればよい。
第１６図と第１７図に本発明の他の実施例を示す。第１
６図はｐチャネルＭＯＳトランジスタ２２とｎチャネル
ＭＯＳトランジスタ２１を同じ基板上に形成してｐチャ
ネルＭＯＳトランジスタ２２のソースとｎチャネルＭＯ
Ｓトランジスタ２１のドレインを接続して出力電極２５
としてゲート同士を接続してゲート電極３とし、ｐチャ
ネルＭＯＳトランジスタのドレインを電源電極２３とし
、ｎチャネルＭＯＳトランジスタ２１のソースを接地電
極２４としたいわゆるＣ−ＭＯＳ（コンプリメンタリー
ＭＯＳトランジスタ）のシンボル図を示ずものである。
第１７図に本発明を用いたＣ−ＭＯＳの断面を示す。ｐ
チャネルとｎチャネルを同基板に形成するので、ｎ型の
Ｓｉ基板５−２の表面部にはｐチャネルＭＯＳトランジ
スタを形成するためにソースとドレインになるｎ型領域
２６を形成し、ドレイン領域２６−１に接続孔１７を形
成してｎ型領域２７を形成する。また、ｎチャネルＭＯ
Ｓトランジスタを同基板に形成するためにｎ型基板５−
２の表面部にイオン打込みなど・でｐ型のウェル５−１
を形成する。不純物濃度は１×１０１４〜１×１０１６
ｃｍ−３に選ばれることが多い。このｐ型ウェル５−１
上にソースとドレインとするｎ型領域９と９−１を形成
し、ソース領域９一１上に接続孔１７を形成し、その内
壁をｐ型領域１０とする。それぞれ以上のトランジスタ
の形成法は第１１図〜第１５図に説明した方法と同様で
ある。この後Ｎに代表される電極を選択的に被着し、電
源電極２３、接地電極２牡出力電極２５とする。第１７
図には示していないが、多結晶Ｓｉゲート８は他の部分
で電気的に接続してこれをゲート電極３とする。Ｃ−Ｍ
ＯＳではｐチャネルとｎチャネルトランジスタがほぼ同
数存在するため、ウェル５−１の数も多く、このウェル
の接続法が問題となるが本発明を用いればほとんど平面
面積を拡大することなくウェルとソースを接続できるの
で本発明の適用効果は極めて大きい。第１８図に本発明
の他の実施例を示す。これは、ソース領域にｎ＜５ｐ＋
（ｐ型のＳｉ基板より相対的に不純物濃度の高い領域）
をもついわゆるＤＳＡ（ＤｉｆｆｕｓｉＯｎＳｅｌｆ−
Ａｌｉｇｒｌｅｄ）ＭＯＳに本発明を適用したものであ
る。ＤＳＡ−ＭＯＳではソース領域にｎ領域９−１とこ
れをかこんでｐ＋領域２７がある。このｐ＋領域は基板
５の不純物濃度が１０１４ｃ７ｘ−３程度と低く、その
直列抵抗が問題となつて電位的に不安定となる。第１８
図に示すように本発明を適用してｐ＋領域２７とｎ型の
ソース領域９−１を電気的に固定すれば安定なトランジ
スタ特性をもつことができる。これは本発明の他の実施
効果てある。本発明の実施例の説明には不純物濃度が１
×１０１４〜１×１０１６ｃｍ−３程度のｐ型のＳｉ基
板を用いた例を用いたもので、オーミックコンタクトを
完全に形成するためにｐ＋領域１０を設けたが、オーミ
ックコンタクトが十分形成できる円一シリサイドや、あ
るいはＳｉ基板の不純物濃度が高い場合にはｐ＋領域１
０を設けることなく直接、接続孔１４あるいは１７の内
壁に導電性の被膜を被着してもよい。
またＡｌ４ＯＯＯＣ〜６００℃で容易にＳｉ基板と合金
を形成してＳｉ基板を腐食してビットを形成し、結果的
にＳｉ基板５とソースとなるｎ領域９一１との導電性接
続をうることもできる。（６）まとめ 以上説明したごとく本発明を用いれぱ平面面積を拡大す
ることなく基板とトランジスタのソースあるいはドレイ
ンを接続することができるので、半導体装置の微小化に
効果があるだけでなく、特に集積回路、さらにはＣ−Ｍ
ＯＳ集積回路の微小化に特に有効である。
を形成してＳｉ基板を腐食してビットを形成し、結果的
にＳｉ基板５とソースとなるｎ領域９一１との導電性接
続をうることもできる。（６）まとめ 以上説明したごとく本発明を用いれぱ平面面積を拡大す
ることなく基板とトランジスタのソースあるいはドレイ
ンを接続することができるので、半導体装置の微小化に
効果があるだけでなく、特に集積回路、さらにはＣ−Ｍ
ＯＳ集積回路の微小化に特に有効である。
また本発明の説明では便宜上Ｓｉ基板をｐ型とし、ｎチ
ャネルＭＯＳトランジスタを用たが、Ｓｉ基板をｎ型と
すればｐチャネルＭＯＳトランジスタを製作することが
できる。
ャネルＭＯＳトランジスタを用たが、Ｓｉ基板をｎ型と
すればｐチャネルＭＯＳトランジスタを製作することが
できる。
このときはｐ型とｎ型部をすべて入れかえればよい。ま
たＭＯＳトランジスタとしては多結晶Ｓｉをゲート電極
に用いたわゆるＳｉゲートトランジスタを用いたが、他
の電極たとえばＭＯ，Ｗ，Ｔａ，Ｔｉ，Ａｌ等の金属ゲ
ートを用いても全く同様に本発明を用いることができる
。
たＭＯＳトランジスタとしては多結晶Ｓｉをゲート電極
に用いたわゆるＳｉゲートトランジスタを用いたが、他
の電極たとえばＭＯ，Ｗ，Ｔａ，Ｔｉ，Ａｌ等の金属ゲ
ートを用いても全く同様に本発明を用いることができる
。
第１図〜第４図は従来のＭＯＳトランジスタの構造を示
す図、第５図〜第１８図は本発明の実施例を示す図であ
る。
す図、第５図〜第１８図は本発明の実施例を示す図であ
る。
Claims (1)
- １ 半導体基板と、該基板上にゲート絶縁膜を介して設
けられたゲート電極と、該ゲート電極によつて制御され
るチャネル領域と隣接した少なくとも一つの不純物領域
とを有する半導体装置において、前記不純物領域の少な
くとも一部の表面から前記基板に達する孔を設け、該孔
の内壁部に導電性被膜を被着することにより前記不純物
領域と前記基板とを電気的に接続したことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52022683A JPS6054792B2 (ja) | 1977-03-04 | 1977-03-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52022683A JPS6054792B2 (ja) | 1977-03-04 | 1977-03-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53108382A JPS53108382A (en) | 1978-09-21 |
| JPS6054792B2 true JPS6054792B2 (ja) | 1985-12-02 |
Family
ID=12089652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52022683A Expired JPS6054792B2 (ja) | 1977-03-04 | 1977-03-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6054792B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55162270A (en) * | 1979-06-02 | 1980-12-17 | Sharp Corp | Semiconductor device |
| JPS57162457A (en) * | 1981-03-31 | 1982-10-06 | Fujitsu Ltd | Semiconductor memory unit |
| JPS5978573A (ja) * | 1982-10-27 | 1984-05-07 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| DE3245457A1 (de) * | 1982-12-08 | 1984-06-14 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterelement mit kontaktloch |
| JPS59119046U (ja) * | 1983-01-31 | 1984-08-11 | シャープ株式会社 | 高出力高周波トランジスタ |
| JPS60117778A (ja) * | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPS60123041A (ja) * | 1983-12-08 | 1985-07-01 | Fujitsu Ltd | 半導体集積回路装置の製造方法 |
| JPS61104667A (ja) * | 1984-10-29 | 1986-05-22 | Oki Electric Ind Co Ltd | Ｍｏｓトランジスタ |
| JPH0236540A (ja) * | 1988-07-27 | 1990-02-06 | Sony Corp | Ｍｉｓ型トランジスタとｍｉｓ型トランジスタの製法 |
-
1977
- 1977-03-04 JP JP52022683A patent/JPS6054792B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53108382A (en) | 1978-09-21 |
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