JPS60123041A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS60123041A JPS60123041A JP58231813A JP23181383A JPS60123041A JP S60123041 A JPS60123041 A JP S60123041A JP 58231813 A JP58231813 A JP 58231813A JP 23181383 A JP23181383 A JP 23181383A JP S60123041 A JPS60123041 A JP S60123041A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は配線変更によ夕論理を変更するマスタースライ
ス方式の半導体集積回路装置の製造方法に係シ、特にゲ
ートアレイのマスタースライス法の改良に関する。
ス方式の半導体集積回路装置の製造方法に係シ、特にゲ
ートアレイのマスタースライス法の改良に関する。
（ｂ） 技術の背景
半導体集積回路が大型化するにつれて多品種少量生産の
傾向が著るしい今日、製造コストを低減し、製造期間を
短縮するためにマスタースライス（ｍａａｔｅｒ ５ｌ
ｉｃｅ）方式による製造方法が注目されている。
傾向が著るしい今日、製造コストを低減し、製造期間を
短縮するためにマスタースライス（ｍａａｔｅｒ ５ｌ
ｉｃｅ）方式による製造方法が注目されている。
マスタースライス方式とは、一つの半導体基板（チップ
）中に基本素子集合（通常はト２ンジスタや抵抗又は基
本回路）を予め大量に作成しておき、開発品種に応じて
配線用マスクを形成し、これによってトランジスタや抵
抗間を結合して所望の電気回路動作を有する半導体集積
回路装置を完成させるものである。
）中に基本素子集合（通常はト２ンジスタや抵抗又は基
本回路）を予め大量に作成しておき、開発品種に応じて
配線用マスクを形成し、これによってトランジスタや抵
抗間を結合して所望の電気回路動作を有する半導体集積
回路装置を完成させるものである。
このようなマスタースライス方式の半導体集積回路装置
に於ては、トランジスタ及び抵抗等からなる基本素子集
合を半導体基板（チップ）の所望領域に整然とした行列
形式に配置するのが一般であり、このように標準化する
ことによって電子計算機による自動配線処理が有効に採
用され得る。
に於ては、トランジスタ及び抵抗等からなる基本素子集
合を半導体基板（チップ）の所望領域に整然とした行列
形式に配置するのが一般であり、このように標準化する
ことによって電子計算機による自動配線処理が有効に採
用され得る。
このような構造を一般にゲートアレイと呼んでいる。
（ｅ） 従来技術と問題点
従来から最も高集積化が可能であるとして多く用いられ
ているゲートアレイは、ｎチャネルＭＯ８ＦＥＴ（ｎ−
ＭＯＳ ） ト１） チーＹ ４＃ＭＯ８ＦＩＴ （１
）−ＭＯＳ）各２個づつを１基本素子集合（セル）とし
て−半導体基板（チップ）上に高集積に配列形成し、電
極コンタクト窓形成用マスク及び配線パターン形成用マ
スクを変えることによシ、所望の論理回路を形成してな
るＣＭＯＳゲートアレイである。（多層配線構造の場合
は電極コンタクト窓形成用マスク及び配線パターン形成
用マスクをそれぞれ複数回変更する） 該ＣＭＯＳゲートアレイに於て、各セルのソース領域は
基板若しくはウェル領域と同電位に接続されねばならな
いが、該セルの構造は対称的なので回路の構成が自由に
行われ、従って該セルに於けるソース領域酸るいはドレ
イン領域が固定されないため、従来に各セル毎に基板コ
ンタクト領域及びウェルコンタクト領域を特に設け、配
線層によってこれら領域にソース領域が接続されていた
。
ているゲートアレイは、ｎチャネルＭＯ８ＦＥＴ（ｎ−
ＭＯＳ ） ト１） チーＹ ４＃ＭＯ８ＦＩＴ （１
）−ＭＯＳ）各２個づつを１基本素子集合（セル）とし
て−半導体基板（チップ）上に高集積に配列形成し、電
極コンタクト窓形成用マスク及び配線パターン形成用マ
スクを変えることによシ、所望の論理回路を形成してな
るＣＭＯＳゲートアレイである。（多層配線構造の場合
は電極コンタクト窓形成用マスク及び配線パターン形成
用マスクをそれぞれ複数回変更する） 該ＣＭＯＳゲートアレイに於て、各セルのソース領域は
基板若しくはウェル領域と同電位に接続されねばならな
いが、該セルの構造は対称的なので回路の構成が自由に
行われ、従って該セルに於けるソース領域酸るいはドレ
イン領域が固定されないため、従来に各セル毎に基板コ
ンタクト領域及びウェルコンタクト領域を特に設け、配
線層によってこれら領域にソース領域が接続されていた
。
第１図（イ）ｌｄｃＭｏＳにより構成されるＮＡＮＤゲ
ートの回路図で、第１図（ロ）は該ＮＡＮＤゲートを従
来のＣＭＯＳゲートアレイを用いて形成した際のレイア
ウト図である。図に於て、ＶＤＤは基板電位配線、ＶＳ
ｌｌはウェル電位配線、ＡＩ Ｈ４は入力信号線、ＯＵ
Ｔは出力信号線％ Ｔ１ ｖ Ｔ＠μｐチャネルＭＯ８
ＦＥＴ１Ｔｓ−Ｔ４はｎチャネルＭＯ８ＦＥＴ、１はｎ
″′型シリコン基板、２はｐ型ウェル領域、３゜４はゲ
ート電極、５はｎ十型ソース領域、６はｎ＋型ソース・
ドレイン領域、７はｎ中型ドレイン領域、８．９はｐ生
型ンース領域、１０１’ｉｐ＋型ドレイン領域、１１は
ｎ生型基板コンタクト領域、１２は２ｍウェルコンタク
ト領域を示している。
ートの回路図で、第１図（ロ）は該ＮＡＮＤゲートを従
来のＣＭＯＳゲートアレイを用いて形成した際のレイア
ウト図である。図に於て、ＶＤＤは基板電位配線、ＶＳ
ｌｌはウェル電位配線、ＡＩ Ｈ４は入力信号線、ＯＵ
Ｔは出力信号線％ Ｔ１ ｖ Ｔ＠μｐチャネルＭＯ８
ＦＥＴ１Ｔｓ−Ｔ４はｎチャネルＭＯ８ＦＥＴ、１はｎ
″′型シリコン基板、２はｐ型ウェル領域、３゜４はゲ
ート電極、５はｎ十型ソース領域、６はｎ＋型ソース・
ドレイン領域、７はｎ中型ドレイン領域、８．９はｐ生
型ンース領域、１０１’ｉｐ＋型ドレイン領域、１１は
ｎ生型基板コンタクト領域、１２は２ｍウェルコンタク
ト領域を示している。
このように従来のＣＭＯＳゲートアレイに於ては、１セ
ル毎に基板コンタクト領域１１及びウェル・コンタクト
領域１２が設けられていたために、１セルの専有面積が
拡大し高集積化が妨げられていた０ （ｄ） 発明の目的 本発明はゲートアレイを更に高集積化する目的のために
なされたものであゃ、この目的は基板コンタクト領域及
びウェルコンタクト領域を前もって特に設けずにセルト
ランジスタを高密度に配設し、マスタースライス用マス
ク層に基板若しく蝶ウェルコンタクト形成用のマスクを
追加する下記本発明の方法によって達成される。
ル毎に基板コンタクト領域１１及びウェル・コンタクト
領域１２が設けられていたために、１セルの専有面積が
拡大し高集積化が妨げられていた０ （ｄ） 発明の目的 本発明はゲートアレイを更に高集積化する目的のために
なされたものであゃ、この目的は基板コンタクト領域及
びウェルコンタクト領域を前もって特に設けずにセルト
ランジスタを高密度に配設し、マスタースライス用マス
ク層に基板若しく蝶ウェルコンタクト形成用のマスクを
追加する下記本発明の方法によって達成される。
（ｅ） 発明の構成
即ち本発明は、複数のＭＩＳ ＦＥＴが整列配設され、
表面に絶縁膜が形成されてなる半導体被処理基板を用い
てマスタースライス法により半導体集積回路装置を製造
する方法に於て、ＩＭＭＩｓ ＦＥＴの機能領域面を選
択的に表出せしめる電極コンタクト窓形成用マスクと、
該表出機能領域の一部に該機能領域と反対の導電型を有
し、月つ該機能領域下部の該機能領域と反対導電型の半
導体基板若しくはウェル領域よりなる半導体基体内に達
する不純物導入領域を選択的に形成する基体コンタクト
形成用マスクと、配線パターン形成用マスクとをそれぞ
れ形成しようとする集積回路の種類に応じて変更する工
程を有することを特徴とする。
表面に絶縁膜が形成されてなる半導体被処理基板を用い
てマスタースライス法により半導体集積回路装置を製造
する方法に於て、ＩＭＭＩｓ ＦＥＴの機能領域面を選
択的に表出せしめる電極コンタクト窓形成用マスクと、
該表出機能領域の一部に該機能領域と反対の導電型を有
し、月つ該機能領域下部の該機能領域と反対導電型の半
導体基板若しくはウェル領域よりなる半導体基体内に達
する不純物導入領域を選択的に形成する基体コンタクト
形成用マスクと、配線パターン形成用マスクとをそれぞ
れ形成しようとする集積回路の種類に応じて変更する工
程を有することを特徴とする。
（ｆ） 発明の実施例
以下、本発明のマスタースライス法を一実施例について
図を用いて説明する。
図を用いて説明する。
第２図は該−実施例に用いるＣＭＯＳゲートアレイ基板
を模式的に示した部分上面図（イ）、その人−Ａ矢視断
面図（ロ）、Ｂ−Ｂ矢視断面図（ハ）、及びＣ−Ｃ矢視
断面図に）、第３図（イ）乃至（ト）は本発明の方法の
一実施例に於ける模式１程上面図で、第４図（イ）及び
（ロ）は同じく模式１程断面図である。
を模式的に示した部分上面図（イ）、その人−Ａ矢視断
面図（ロ）、Ｂ−Ｂ矢視断面図（ハ）、及びＣ−Ｃ矢視
断面図に）、第３図（イ）乃至（ト）は本発明の方法の
一実施例に於ける模式１程上面図で、第４図（イ）及び
（ロ）は同じく模式１程断面図である。
本発明のマスタースライス法を用いて例えば前記第１図
に示したよりなＮＡＮＤ回路を形成するに際しては、通
常の方法で形成した例えば第２図（イ）。
に示したよりなＮＡＮＤ回路を形成するに際しては、通
常の方法で形成した例えば第２図（イ）。
（ロ）、（ハ）、に）に示すようなＣＭＯＳゲートアレ
イ基板を使用する。同図に於て、２１はｎ−型シリコン
（Ｓｉ ）基板、２２はｐ型ウェル領域、２３ Ｉｔｉ
ｒｒ 埠チャネル・カット領域、２４はｐ十型チャネ
ル・カット領域、２５はフィールド（素子間分離）酸化
膜、２６はゲート酸化膜、２７ａは第１の多結晶Ｓｉゲ
ート電極、２７ｂは第２の多結晶Ｓ１ゲート電槓、２８
ａは第１のｐ生型領域、２８ｂは第２のｐ生型領域、２
８ｃは第３のｐ生型領域、２９ａ鉱第１のｎ生型領域、
２９ｂは第２のｎ生型領域、２９ｃは第３のｎ＋型領領
域３０は不純物ブロック用酸化膜、３１は９ん珪酸ガラ
ス（ＰＳＧ ）層間絶縁膜、を示している。なお第２図
（イ）に於ては、ＰＳＧ層間絶縁膜３１．不純物ブロッ
ク用−酸化−膜３０−、フィールド酸化＃２５ｔｐ＋Ｗ
チャネル・カット領域２４、ｎ十型チャネル・カット領
域２３は省略されている。又基板表面には通常閾値制御
用の不純物導入がなされるが、発明に関係ないので省略
しである。なお又ｐ＋型領領域８ａ、２８ｂ、２８ｃ及
び占領域２９ａ、 ２９ｂ、 ２９ｃは、実際にはｐ型
不純物成るいはｎ型不純物が導入されたままの場合が多
いが、以後の説明に於ても同様に表現する。
イ基板を使用する。同図に於て、２１はｎ−型シリコン
（Ｓｉ ）基板、２２はｐ型ウェル領域、２３ Ｉｔｉ
ｒｒ 埠チャネル・カット領域、２４はｐ十型チャネ
ル・カット領域、２５はフィールド（素子間分離）酸化
膜、２６はゲート酸化膜、２７ａは第１の多結晶Ｓｉゲ
ート電極、２７ｂは第２の多結晶Ｓ１ゲート電槓、２８
ａは第１のｐ生型領域、２８ｂは第２のｐ生型領域、２
８ｃは第３のｐ生型領域、２９ａ鉱第１のｎ生型領域、
２９ｂは第２のｎ生型領域、２９ｃは第３のｎ＋型領領
域３０は不純物ブロック用酸化膜、３１は９ん珪酸ガラ
ス（ＰＳＧ ）層間絶縁膜、を示している。なお第２図
（イ）に於ては、ＰＳＧ層間絶縁膜３１．不純物ブロッ
ク用−酸化−膜３０−、フィールド酸化＃２５ｔｐ＋Ｗ
チャネル・カット領域２４、ｎ十型チャネル・カット領
域２３は省略されている。又基板表面には通常閾値制御
用の不純物導入がなされるが、発明に関係ないので省略
しである。なお又ｐ＋型領領域８ａ、２８ｂ、２８ｃ及
び占領域２９ａ、 ２９ｂ、 ２９ｃは、実際にはｐ型
不純物成るいはｎ型不純物が導入されたままの場合が多
いが、以後の説明に於ても同様に表現する。
以下、本発明のマスタースライス法を、第３図（イ）乃
至（ト）に示す模式１程上面図及び第４図（イ）及び（
ロ）に示すその工程断面図を参照して説明する。
至（ト）に示す模式１程上面図及び第４図（イ）及び（
ロ）に示すその工程断面図を参照して説明する。
第３図（イ）参照
この図ｉｄ Ｐ Ｓ Ｇ層間絶縁膜を有する上記ＣＭＯ
Ｓゲートアレイ基板の要部を模式的に示しており、図中
２１はｎ−型Ｓ１基板、２２はｐ型ウェル領域、２７ａ
、 ２７ｂは第１．第２の多結晶Ｓ１ゲート電極、２８
ａ、 ２８ ｂ＋ ２８ ｃは第１．第２．第３のｐ
＋ｍ＋域、２９ａ、２９ｂ、２９ｃは第１．第２．第３
のｎ”ｆｆ領域、３１はＰＳＧ層間絶縁膜を表わしてい
る。
Ｓゲートアレイ基板の要部を模式的に示しており、図中
２１はｎ−型Ｓ１基板、２２はｐ型ウェル領域、２７ａ
、 ２７ｂは第１．第２の多結晶Ｓ１ゲート電極、２８
ａ、 ２８ ｂ＋ ２８ ｃは第１．第２．第３のｐ
＋ｍ＋域、２９ａ、２９ｂ、２９ｃは第１．第２．第３
のｎ”ｆｆ領域、３１はＰＳＧ層間絶縁膜を表わしてい
る。
第３図（ロ）参照
この図はＰＳＧ層間絶縁膜３１に、所定の電極コンタク
ト窓マスタースライス用マスクを用いリングラフィ技術
により電極コンタクト窓を形成した状態金示したもので
ある。本発明の方法に於ては同図に示すようにＮＡＮＤ
回路を形成する際、ソース領域となる第１．第３のｆ型
領域２８ａ、 ２８ｃ及び第３のｎ生型領域２９ｃ上に
例えば通常の３倍程度の長さを有する長方形の電極コン
タクト窓３２ａ、３２ｂ及び３２ｃを形成し、ドレイン
領域となる第２のｐ＋型領領域２８ｂ第１のｎ十型領域
２９ａ上及びゲート電極２７ｍ、２７ｂ上に通常寸法の
電極コンタクト窓３３ ａ、 ３３ ｂ、 ３３ ｃ、
３３ ｄを形成する。
ト窓マスタースライス用マスクを用いリングラフィ技術
により電極コンタクト窓を形成した状態金示したもので
ある。本発明の方法に於ては同図に示すようにＮＡＮＤ
回路を形成する際、ソース領域となる第１．第３のｆ型
領域２８ａ、 ２８ｃ及び第３のｎ生型領域２９ｃ上に
例えば通常の３倍程度の長さを有する長方形の電極コン
タクト窓３２ａ、３２ｂ及び３２ｃを形成し、ドレイン
領域となる第２のｐ＋型領領域２８ｂ第１のｎ十型領域
２９ａ上及びゲート電極２７ｍ、２７ｂ上に通常寸法の
電極コンタクト窓３３ ａ、 ３３ ｂ、 ３３ ｃ、
３３ ｄを形成する。
第３図（ハ）及び第４図（イ）参照
次いで本発明の方法に於ては、上記基板上にソースとな
るｐ十型領域２８ａ、 ２８ｃ上の長方形電極コンタク
ト窓３２ａ、 ３２ｂの１／３程度（中央部をねらう）
全表出する基板コンタクト領域形成用開孔３４ａ、３４
ｂ及びドレインとなるｎ＋型領領域２９ａ上通常の電極
コンタクト窓３３ｂの全域を表１ｆｉするｎ型補償拡散
領域形成用開孔３４ｃ’ｉ有する基板コンタクト領域マ
スタースライス用の第１のレジスト−マスク３５を形成
し、該レジスト・マスクの開孔から選択的にｎ型不純物
例えばシんＰ）を前記−型領域を充分に反転するような
高ドーズ量でｐ＋型領領域りも深くイオン注入する。３
６ａ、３６ｂ。
るｐ十型領域２８ａ、 ２８ｃ上の長方形電極コンタク
ト窓３２ａ、 ３２ｂの１／３程度（中央部をねらう）
全表出する基板コンタクト領域形成用開孔３４ａ、３４
ｂ及びドレインとなるｎ＋型領領域２９ａ上通常の電極
コンタクト窓３３ｂの全域を表１ｆｉするｎ型補償拡散
領域形成用開孔３４ｃ’ｉ有する基板コンタクト領域マ
スタースライス用の第１のレジスト−マスク３５を形成
し、該レジスト・マスクの開孔から選択的にｎ型不純物
例えばシんＰ）を前記−型領域を充分に反転するような
高ドーズ量でｐ＋型領領域りも深くイオン注入する。３
６ａ、３６ｂ。
３６ｃはＰ注入領域、針はｐんイオン、２５はフィール
ド酸化膜、３０は不純物ブロック用酸化膜を示している
。なお、第４図（イ）は第３図（ハ）のＡ−Ａ矢視断面
図である。
ド酸化膜、３０は不純物ブロック用酸化膜を示している
。なお、第４図（イ）は第３図（ハ）のＡ−Ａ矢視断面
図である。
第３図に）参照
第１のレジスト・マスク３５を除去し、次いで該基板上
にソースとなるｎ＋型領領域２９ｃ上長方形電極コンタ
クト窓３２ｃの１／３程度（中央部をねらう）を表出す
るウェルコンタクト領域形成用開孔３７ａ及びドレイン
となるｐ生型領域２８ｂ上の通常の電極コンタクト窓３
３’ａの全域を表出するｐ型補償拡散領域形成用開孔３
７ｂ’（ｒ有するウェルコンタク１領域マスタースライ
ス用の第２のレジスト・マスク３８を形成し、該レジス
トマスクの開孔から選択的にｐ型不純物例えば硼素の）
を前記ｎ生型領域を充分に反転するような高ドーズ量で
ｎ＋型領域より深くイオン注入する。３９ａ、 ３９ｂ
はＢ注入領域を示す。
にソースとなるｎ＋型領領域２９ｃ上長方形電極コンタ
クト窓３２ｃの１／３程度（中央部をねらう）を表出す
るウェルコンタクト領域形成用開孔３７ａ及びドレイン
となるｐ生型領域２８ｂ上の通常の電極コンタクト窓３
３’ａの全域を表出するｐ型補償拡散領域形成用開孔３
７ｂ’（ｒ有するウェルコンタク１領域マスタースライ
ス用の第２のレジスト・マスク３８を形成し、該レジス
トマスクの開孔から選択的にｐ型不純物例えば硼素の）
を前記ｎ生型領域を充分に反転するような高ドーズ量で
ｎ＋型領域より深くイオン注入する。３９ａ、 ３９ｂ
はＢ注入領域を示す。
第３図（ホ）≠献及び第４図←）参照
次いで第２のレジスト・マスク３８を除去した後、ＰＳ
ＧからのＰのアウト拡散をおさえるため薄い酸化膜を１
１１極窓部に成長させ（図示せず）、次いで所定の熱処
理を行ってｐ十型領域２８ ａｌ ２８ ｂ＋２８ｃ及
びｎ十型領域２９ａ、２９ｂ、２９ｃを活性化！分布せ
しめて所定深さの第１のｐ＋生型ソース域４０ａ第２の
ｐ型ソース領域４ｏｂ、ｐ＋ｆｆｉドレイン領廁１゜ｎ
＋＋ソース領域４２．ｎ生型ソース・ドレイン領域４３
、ｎ生型ドレイン領域４４を形成する。そし、てこの際
同時に前記Ｐ高濃度注入領域も活性化再分布して、長方
形電極コンタクト窓３２ａ、 ３２ｂ内にそれぞれ表出
している第１のｐ￥扇ンース領域４０ａ及び第２のｐ生
型ソース領域４０ｂの一部に選択的に該領域を反転し、
ｎ−型Ｓ１基板２１内に達する第１．第２のｎ十型基板
コンタクト領域４５ａ、 ４５ｂバ又通常の電極コンタ
クト窓３３ｂ内に表出しているｎ半型ドレイン領域４４
内に′選択的に該ドレイン電極４４よシ深いｎ 型補償
拡散領域４６が、長方形の電極コンタクト窓３２ｃ内に
表出しているｎ生型ソース領域４２の一部に選択的に、
該領域を反転しｐ型ウェル領域２２内に達するｐ中型ウ
ェルコンタクト領域４７が、又通常の電極コンタクト窓
３３ａ内に表出しているｐ生型ドレイン領域４１に選択
的に該ドレイン領域４１よシ深いｐ＋＋型補償拡散領域
４８がそれぞれ形成される。次いで電極窓部に形成した
薄い酸化膜をエツチング除去する。なお、第４図（ロ）
は第３図（ホ）のＡ−Ａ矢視断面図である〇 第３図（へ）参照 次いで該基板上に通常通シ蒸着成るいはスパッタリング
法を用いてアルミニウム（Ｍ）等の配線層 材料層を形成し、配線材料層上に所定の第１の配線パタ
ーン・マスタースライス用マスクを形成し該マスクを介
しリングラフィ技術により配線材料層をバターニングし
て、電極コンタクト窓３２ａ及び３２ｂに於て第１のｐ
型ンース領域４０ａ、第１のｎ十裂基板コンタクト領域
４５ａ及びＭ２のｐ生型ソース領域４０ｂ、Ｍ２のｎ型
基板コンタブト領域４５ｂに接するＶＣＣ配線層４９、
電極コンタクト窓３２ａに於てｎ生型ソース領域４２及
びｐ十型ウェル・コンタクト領域４７に接するＶ８８配
線層５０．電極コンタクト窓３３ａでｐ＋十星型補償拡
散領域４８接する第１のドレイン電極５１、電極コンタ
クト窓３３ｂでｎ＋＋型補償拡散領域４６に接する第２
のドレイン電極５２、電極コンタクト窓３３ｃで第１の
ゲート電極２７ａに接する第１のゲート接続用電極５３
、電極コンタクト窓３３ｄで第２のゲート電極２７ｂに
接する第２のゲート接続用電極５４をそれぞれ形成する
。
ＧからのＰのアウト拡散をおさえるため薄い酸化膜を１
１１極窓部に成長させ（図示せず）、次いで所定の熱処
理を行ってｐ十型領域２８ ａｌ ２８ ｂ＋２８ｃ及
びｎ十型領域２９ａ、２９ｂ、２９ｃを活性化！分布せ
しめて所定深さの第１のｐ＋生型ソース域４０ａ第２の
ｐ型ソース領域４ｏｂ、ｐ＋ｆｆｉドレイン領廁１゜ｎ
＋＋ソース領域４２．ｎ生型ソース・ドレイン領域４３
、ｎ生型ドレイン領域４４を形成する。そし、てこの際
同時に前記Ｐ高濃度注入領域も活性化再分布して、長方
形電極コンタクト窓３２ａ、 ３２ｂ内にそれぞれ表出
している第１のｐ￥扇ンース領域４０ａ及び第２のｐ生
型ソース領域４０ｂの一部に選択的に該領域を反転し、
ｎ−型Ｓ１基板２１内に達する第１．第２のｎ十型基板
コンタクト領域４５ａ、 ４５ｂバ又通常の電極コンタ
クト窓３３ｂ内に表出しているｎ半型ドレイン領域４４
内に′選択的に該ドレイン電極４４よシ深いｎ 型補償
拡散領域４６が、長方形の電極コンタクト窓３２ｃ内に
表出しているｎ生型ソース領域４２の一部に選択的に、
該領域を反転しｐ型ウェル領域２２内に達するｐ中型ウ
ェルコンタクト領域４７が、又通常の電極コンタクト窓
３３ａ内に表出しているｐ生型ドレイン領域４１に選択
的に該ドレイン領域４１よシ深いｐ＋＋型補償拡散領域
４８がそれぞれ形成される。次いで電極窓部に形成した
薄い酸化膜をエツチング除去する。なお、第４図（ロ）
は第３図（ホ）のＡ−Ａ矢視断面図である〇 第３図（へ）参照 次いで該基板上に通常通シ蒸着成るいはスパッタリング
法を用いてアルミニウム（Ｍ）等の配線層 材料層を形成し、配線材料層上に所定の第１の配線パタ
ーン・マスタースライス用マスクを形成し該マスクを介
しリングラフィ技術により配線材料層をバターニングし
て、電極コンタクト窓３２ａ及び３２ｂに於て第１のｐ
型ンース領域４０ａ、第１のｎ十裂基板コンタクト領域
４５ａ及びＭ２のｐ生型ソース領域４０ｂ、Ｍ２のｎ型
基板コンタブト領域４５ｂに接するＶＣＣ配線層４９、
電極コンタクト窓３２ａに於てｎ生型ソース領域４２及
びｐ十型ウェル・コンタクト領域４７に接するＶ８８配
線層５０．電極コンタクト窓３３ａでｐ＋十星型補償拡
散領域４８接する第１のドレイン電極５１、電極コンタ
クト窓３３ｂでｎ＋＋型補償拡散領域４６に接する第２
のドレイン電極５２、電極コンタクト窓３３ｃで第１の
ゲート電極２７ａに接する第１のゲート接続用電極５３
、電極コンタクト窓３３ｄで第２のゲート電極２７ｂに
接する第２のゲート接続用電極５４をそれぞれ形成する
。
第３図（ト）参照
次いで該基板上に第２のＰＳＧ層間絶縁膜５５を形成し
、第３のコンタクト窓マスタースライス用マスクを用い
て該絶縁膜５５に前記第１のドレイン電極５１、第２の
ドレイン電極５２、第１のゲート接続用電極５３及び第
２のゲート接続用電極５４を表出する電極コンタクト窓
５６ａ、 ５６ｂ。
、第３のコンタクト窓マスタースライス用マスクを用い
て該絶縁膜５５に前記第１のドレイン電極５１、第２の
ドレイン電極５２、第１のゲート接続用電極５３及び第
２のゲート接続用電極５４を表出する電極コンタクト窓
５６ａ、 ５６ｂ。
５６ｃ及び５６ｄを形成し、該絶縁膜５５上に＃！２の
配線材料層を形成し、第２の配線パターン・マスタース
ライス用マスクを用いて該第２の配線材料層をバターニ
ングして、電極コンタクト窓５６ａ及び５６ｂに於て第
１及び第２のドレイン電極５１及び５２に接する出力配
線５７（及び電極コンタクト窓５６ｃに於て第１のゲー
ト接続用電極５３に接する第１の入力配線５８、電極コ
ンタクト窓５６ｄに於て第２のゲート接続用１！極５４
に接する第２の入力配線５９を形成する。
配線材料層を形成し、第２の配線パターン・マスタース
ライス用マスクを用いて該第２の配線材料層をバターニ
ングして、電極コンタクト窓５６ａ及び５６ｂに於て第
１及び第２のドレイン電極５１及び５２に接する出力配
線５７（及び電極コンタクト窓５６ｃに於て第１のゲー
ト接続用電極５３に接する第１の入力配線５８、電極コ
ンタクト窓５６ｄに於て第２のゲート接続用１！極５４
に接する第２の入力配線５９を形成する。
そして以後図示しないが、表面保護用の絶縁膜の形成等
がなされてＮＡＮＤ回路が構成されたＣＭＯＳゲートア
レイが児ｇｊる。
がなされてＮＡＮＤ回路が構成されたＣＭＯＳゲートア
レイが児ｇｊる。
（ｇ） 発明の詳細
な説明したように不発明の方法に於ては、ゲートアレイ
全形成する際、単位セル領域間に特に基板及びウェルに
対するコンタクト領域を設けず、電極コンタクト窓のマ
スタースライスにｆｆ１ｔ、てソースとなる不純物領斌
上の電極コンタクト窓全長方形に形成し、コンタクト領
域形成用のマスタースライスによって該長方形コンタク
ト窓の一部に選択的に基板及びウェルに河するコンタク
ト領域を形成する。従って本発明によれば、上記コンタ
クト窓が長くなった分だけセル領域の横方向の幅は例え
ば４〔μｍ〕程度増大するが、各単位セル領域間に従来
設けていた基板及びウェルに対するコンタクト領域を設
けないので単位セル間隔は１１〔８Ｍ）程度縮小される
ので、ゲートアレイの高集積化が図れる。
全形成する際、単位セル領域間に特に基板及びウェルに
対するコンタクト領域を設けず、電極コンタクト窓のマ
スタースライスにｆｆ１ｔ、てソースとなる不純物領斌
上の電極コンタクト窓全長方形に形成し、コンタクト領
域形成用のマスタースライスによって該長方形コンタク
ト窓の一部に選択的に基板及びウェルに河するコンタク
ト領域を形成する。従って本発明によれば、上記コンタ
クト窓が長くなった分だけセル領域の横方向の幅は例え
ば４〔μｍ〕程度増大するが、各単位セル領域間に従来
設けていた基板及びウェルに対するコンタクト領域を設
けないので単位セル間隔は１１〔８Ｍ）程度縮小される
ので、ゲートアレイの高集積化が図れる。
なお本発明の方法は、ＣＭＯＳゲートアレイに限らず単
一チャネル型のゲートアレイにも適用される。
一チャネル型のゲートアレイにも適用される。
第１図（イ）ＵＣＭＯ８Ｋ、ｌ構成されるＮＡＮＤゲー
トの回路図、第１図（ロ）は該ＮＡＮＤゲートを従来の
ＣＭＯＳゲートアレイを用いて形成した際のレイアウト
図、第２図は本発明の方法に於ける一実施例に用いるＣ
ＭＯＳゲートアレイ基板の部分上面図（イ）、Ａ−Ａ矢
視断面図（ロ）、Ｂ−Ｂ矢視断面図（ハ）及びＣ−Ｃ矢
視断面図に）、第３図（イ）乃至（ト）は本発明の方法
に於ける一実施例の模式１程上面図で、第４図（イ）及
び（ロ）は同じく模式１程断面図である。 図に於て、２１はｎ−型シリコン基板、２２はｐ型ウェ
ル領域、２７ａ、２７ｂは第１．第２のゲート電極、２
８ ａ、 ２８ ｂｒ ２８ ｃは第１．第２．第３の
一型領域、２９１１．２９ ｂｒ ２９ ｃは第１．第
２．第３のｒｌ＋型領域、３１はＰＳＧ層間絶縁膜、３
２ａ、 ３２ｂ。 ３２ｃは長方型の電極コンタクト窓、３３ａ、 ３３ｂ
。 ３３ｃ、３３ｄは通常寸法の電極コンタクト窓、３４ａ
。 ３４ｂは基板コンタクト領域形成用開孔、３４ｃはｎ型
補償拡散領域形成用開孔、３５はコンタクト’ｐＪｔ域
形成用の第１のし°シスト・マスク、３６ ａ、 ３６
ｂｒ３６ｃはｐん注入領域、３７ａはウェルコンタク
ト領域形成用開孔、３７ｂはｐ型補償拡散領域形成用開
孔、３８はコンタクト領域形成用の第２のレジスト・マ
スク、３９ａ、３９ｂは硼素注入領域、４０ａ、４０ｂ
は第１．第２のｐ＋＋ソース領域、４１にｐ＋＋ドレイ
ン領域、４２はｎ生型ソース領域、４３ｉｄｎ＋型ソー
ス・ドレイン領域、４４はｎ＋型トドレイン領域４５ａ
、 ４５ｂは第１．第２のｎ型基板コンタクト領域、４
６はｎ＋十梨型補償拡散領域４７はｐ＋型ワウエルコン
タク）ｆＪ域、４Ｂはｐ ＋＋＋補償拡散領域、４９は
ＶＣＣ配線、５０はＶＳ８配線、５１゜５２は第１．第
２のドレイン電極、５３．５４は第１．第２のゲート電
極、５５は第２のＰＳＧ層間絶縁膜、５６ａ、５６ｂ、
５６ｃ、５６ｄｌ！電極コンタクト窓、５７は出力配線
、５８．５９は第１゜第２の入力配線金示す。 第 １ 聞 （イ） 竿λ 画 （ス） 竿３ 間 第３ 可 寥３ 図 第４図
トの回路図、第１図（ロ）は該ＮＡＮＤゲートを従来の
ＣＭＯＳゲートアレイを用いて形成した際のレイアウト
図、第２図は本発明の方法に於ける一実施例に用いるＣ
ＭＯＳゲートアレイ基板の部分上面図（イ）、Ａ−Ａ矢
視断面図（ロ）、Ｂ−Ｂ矢視断面図（ハ）及びＣ−Ｃ矢
視断面図に）、第３図（イ）乃至（ト）は本発明の方法
に於ける一実施例の模式１程上面図で、第４図（イ）及
び（ロ）は同じく模式１程断面図である。 図に於て、２１はｎ−型シリコン基板、２２はｐ型ウェ
ル領域、２７ａ、２７ｂは第１．第２のゲート電極、２
８ ａ、 ２８ ｂｒ ２８ ｃは第１．第２．第３の
一型領域、２９１１．２９ ｂｒ ２９ ｃは第１．第
２．第３のｒｌ＋型領域、３１はＰＳＧ層間絶縁膜、３
２ａ、 ３２ｂ。 ３２ｃは長方型の電極コンタクト窓、３３ａ、 ３３ｂ
。 ３３ｃ、３３ｄは通常寸法の電極コンタクト窓、３４ａ
。 ３４ｂは基板コンタクト領域形成用開孔、３４ｃはｎ型
補償拡散領域形成用開孔、３５はコンタクト’ｐＪｔ域
形成用の第１のし°シスト・マスク、３６ ａ、 ３６
ｂｒ３６ｃはｐん注入領域、３７ａはウェルコンタク
ト領域形成用開孔、３７ｂはｐ型補償拡散領域形成用開
孔、３８はコンタクト領域形成用の第２のレジスト・マ
スク、３９ａ、３９ｂは硼素注入領域、４０ａ、４０ｂ
は第１．第２のｐ＋＋ソース領域、４１にｐ＋＋ドレイ
ン領域、４２はｎ生型ソース領域、４３ｉｄｎ＋型ソー
ス・ドレイン領域、４４はｎ＋型トドレイン領域４５ａ
、 ４５ｂは第１．第２のｎ型基板コンタクト領域、４
６はｎ＋十梨型補償拡散領域４７はｐ＋型ワウエルコン
タク）ｆＪ域、４Ｂはｐ ＋＋＋補償拡散領域、４９は
ＶＣＣ配線、５０はＶＳ８配線、５１゜５２は第１．第
２のドレイン電極、５３．５４は第１．第２のゲート電
極、５５は第２のＰＳＧ層間絶縁膜、５６ａ、５６ｂ、
５６ｃ、５６ｄｌ！電極コンタクト窓、５７は出力配線
、５８．５９は第１゜第２の入力配線金示す。 第 １ 聞 （イ） 竿λ 画 （ス） 竿３ 間 第３ 可 寥３ 図 第４図
Claims (1)
- 【特許請求の範囲】 １、複数のＭＩＳ ＦＥＴが整列配設され、表面に絶縁
膜が形成されてなる半導体被処理基板を用いてマスター
スライス法により半導体集積回路装置を形成するに際し
て、該ＭＩＳ、ＦＥＴの機能領域面を選択的に表出せし
める電極コンタクト窓形成用マスクと、該表出機能領域
の一部に該機能領域と反対の導電型を有し、且つ該機能
領域下部の該機能領域と反対導電型の半導体基体内に達
する不純物導入領域を選択的に形成する基体コンタクト
領域形成用マスクと、配線パターン形成用マスクとをそ
れぞれ形成しようとする集積回路の種類に応じて変更す
る工程を有することを特徴とする半導体集積回路装置の
製造方法。 ２、上記半導体基体が、半導体基板よシなることを特徴
とする特許請求の範囲第１項記載の半導体集積回路装置
の製造方法。 ３、上記半導体基体が、ウェル領域よりなることを特徴
とする特許請求の範囲第１項記載の半導体集積回路装置
の製造方法。 ４、上記半導体基体が、半導体基板及びウェル領域よシ
なることを特徴とする特許請求の範囲第１項記載の半導
体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231813A JPS60123041A (ja) | 1983-12-08 | 1983-12-08 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231813A JPS60123041A (ja) | 1983-12-08 | 1983-12-08 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60123041A true JPS60123041A (ja) | 1985-07-01 |
Family
ID=16929420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58231813A Pending JPS60123041A (ja) | 1983-12-08 | 1983-12-08 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60123041A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5404034A (en) * | 1992-06-10 | 1995-04-04 | Aspec Technology, Inc. | Symmetrical multi-layer metal logic array with continuous substrate taps |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5181580A (ja) * | 1975-01-16 | 1976-07-16 | Hitachi Ltd | |
| JPS53108382A (en) * | 1977-03-04 | 1978-09-21 | Hitachi Ltd | Semiconductor device |
-
1983
- 1983-12-08 JP JP58231813A patent/JPS60123041A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5181580A (ja) * | 1975-01-16 | 1976-07-16 | Hitachi Ltd | |
| JPS53108382A (en) * | 1977-03-04 | 1978-09-21 | Hitachi Ltd | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5404034A (en) * | 1992-06-10 | 1995-04-04 | Aspec Technology, Inc. | Symmetrical multi-layer metal logic array with continuous substrate taps |
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