JP3381863B2 - Ｎｏｒ型フラッシュメモリ - Google Patents
Ｎｏｒ型フラッシュメモリInfo
- Publication number
- JP3381863B2 JP3381863B2 JP16016193A JP16016193A JP3381863B2 JP 3381863 B2 JP3381863 B2 JP 3381863B2 JP 16016193 A JP16016193 A JP 16016193A JP 16016193 A JP16016193 A JP 16016193A JP 3381863 B2 JP3381863 B2 JP 3381863B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- sio
- transistor
- gate
- flash memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本願の発明は、メモリセル用のト
ランジスタが所謂スプリットゲート構造になっているＮ
ＯＲ型フラッシュメモリに関するものである。
ランジスタが所謂スプリットゲート構造になっているＮ
ＯＲ型フラッシュメモリに関するものである。
【０００２】
【従来の技術】図９は、ＭＯＮＯＳ型のＮＯＲ型フラッ
シュメモリにおけるメモリセルアレイの一例を示してい
る。この一例では、Ｓｉ基板１１（図１０）の表面のＳ
ｉＯ2膜１２で素子活性領域１３が区画されており、こ
の素子活性領域１３のうちのチャネル領域の表面に、Ｓ
ｉＯ2膜１４とＳｉ3Ｎ4膜１５とＳｉＯ2膜１６とで構成
されているＯＮＯ膜１７（図１０）がゲート絶縁膜とし
て形成されている。そして、多結晶Ｓｉ膜１８から成る
ワード線が、ＯＮＯ膜１７及びＳｉＯ2膜１２上を、素
子活性領域１３に直交する方向へ延在している。
シュメモリにおけるメモリセルアレイの一例を示してい
る。この一例では、Ｓｉ基板１１（図１０）の表面のＳ
ｉＯ2膜１２で素子活性領域１３が区画されており、こ
の素子活性領域１３のうちのチャネル領域の表面に、Ｓ
ｉＯ2膜１４とＳｉ3Ｎ4膜１５とＳｉＯ2膜１６とで構成
されているＯＮＯ膜１７（図１０）がゲート絶縁膜とし
て形成されている。そして、多結晶Ｓｉ膜１８から成る
ワード線が、ＯＮＯ膜１７及びＳｉＯ2膜１２上を、素
子活性領域１３に直交する方向へ延在している。
【０００３】多結晶Ｓｉ膜１８の両側の素子活性領域１
３には、ソース２１及びドレイン２２としてのｎ+拡散
層が形成されて、メモリセル用のトランジスタ２３が形
成されている。ソース２１及びドレイン２２に対しては
コンタクト孔２４、２５が開口されており、これらのコ
ンタクト孔２４、２５を介して、接地線（図示せず）及
びビット線（図示せず）がソース２１及びドレイン２２
に夫々コンタクトしている。なお、ワード線である多結
晶Ｓｉ膜１８が、トランジスタ２３のゲートになってい
る。
３には、ソース２１及びドレイン２２としてのｎ+拡散
層が形成されて、メモリセル用のトランジスタ２３が形
成されている。ソース２１及びドレイン２２に対しては
コンタクト孔２４、２５が開口されており、これらのコ
ンタクト孔２４、２５を介して、接地線（図示せず）及
びビット線（図示せず）がソース２１及びドレイン２２
に夫々コンタクトしている。なお、ワード線である多結
晶Ｓｉ膜１８が、トランジスタ２３のゲートになってい
る。
【０００４】ところで、図９からも明らかな様に、ＮＯ
Ｒ型フラッシュメモリでは、各メモリセル毎にコンタク
ト孔２４、２５が必要であるので、コンタクト孔が複数
ビットについて１個でよいＮＡＮＤ型フラッシュメモリ
に比べて、メモリセル面積が大きい。
Ｒ型フラッシュメモリでは、各メモリセル毎にコンタク
ト孔２４、２５が必要であるので、コンタクト孔が複数
ビットについて１個でよいＮＡＮＤ型フラッシュメモリ
に比べて、メモリセル面積が大きい。
【０００５】ワード線である多結晶Ｓｉ膜１８間の間隔
が広い場合は、図１０（ａ）に示す様に、多結晶Ｓｉ膜
１８と同じパターンのオフセット用のＳｉＯ2膜２６を
多結晶Ｓｉ膜１８上に形成し、ＣＶＤでＳｉＯ2膜２７
を全面に堆積させても、多結晶Ｓｉ膜１８間がＳｉＯ2
膜２７で埋め込まれない。
が広い場合は、図１０（ａ）に示す様に、多結晶Ｓｉ膜
１８と同じパターンのオフセット用のＳｉＯ2膜２６を
多結晶Ｓｉ膜１８上に形成し、ＣＶＤでＳｉＯ2膜２７
を全面に堆積させても、多結晶Ｓｉ膜１８間がＳｉＯ2
膜２７で埋め込まれない。
【０００６】このため、ＳｉＯ2膜２７の全面を異方性
エッチングすれば、図１０（ｂ）に示す様に、多結晶Ｓ
ｉ膜１８に対して自己整合的にコンタクト孔２４、２５
を開口することができる。従って、位置合わせ余裕等の
余分な間隔が不要であり、メモリセル面積を小さくする
ことができる。
エッチングすれば、図１０（ｂ）に示す様に、多結晶Ｓ
ｉ膜１８に対して自己整合的にコンタクト孔２４、２５
を開口することができる。従って、位置合わせ余裕等の
余分な間隔が不要であり、メモリセル面積を小さくする
ことができる。
【０００７】これに対して、多結晶Ｓｉ膜１８間の間隔
が狭くなると、図１１に示す様に、多結晶Ｓｉ膜１８間
がＳｉＯ2膜２７で埋め込まれるので、多結晶Ｓｉ膜１
８に対して自己整合的にはコンタクト孔２４、２５を開
口することができない。従って、コンタクト孔２４、２
５を開口するために、多結晶Ｓｉ膜１８間の間隔をある
値（０．４μｍ程度）以下に縮小することができず、コ
ンタクト孔２４、２５がメモリセル面積の縮小の妨げに
なっていた。
が狭くなると、図１１に示す様に、多結晶Ｓｉ膜１８間
がＳｉＯ2膜２７で埋め込まれるので、多結晶Ｓｉ膜１
８に対して自己整合的にはコンタクト孔２４、２５を開
口することができない。従って、コンタクト孔２４、２
５を開口するために、多結晶Ｓｉ膜１８間の間隔をある
値（０．４μｍ程度）以下に縮小することができず、コ
ンタクト孔２４、２５がメモリセル面積の縮小の妨げに
なっていた。
【０００８】一方、ＮＯＲ型フラッシュメモリでは、ト
ランジスタ２３を、図１２に示す様に、消去状態の閾値
電圧Ｖth（Ｅ）が読出電圧ＶR以下で且つエンハンスメ
ント型にする必要がある。これは、デプレション型で
は、読出時に、ワード線である多結晶Ｓｉ膜１８に電圧
を印加していなくても、トランジスタ２３を通して電流
が流れて、誤動作を起こすからである。
ランジスタ２３を、図１２に示す様に、消去状態の閾値
電圧Ｖth（Ｅ）が読出電圧ＶR以下で且つエンハンスメ
ント型にする必要がある。これは、デプレション型で
は、読出時に、ワード線である多結晶Ｓｉ膜１８に電圧
を印加していなくても、トランジスタ２３を通して電流
が流れて、誤動作を起こすからである。
【０００９】また、消去状態の閾値電圧Ｖth（Ｅ）が読
出電圧ＶR以上であると、消去及び書込の何れの状態の
トランジスタ２３に読出電圧ＶRを印加しても、このト
ランジスタ２３には電流が流れず、消去状態にあるトラ
ンジスタ２３と書込状態にあるトランジスタ２３とを区
別することができないからである。従って、読出電圧Ｖ
Rが低くなると、消去状態の閾値電圧Ｖth（Ｅ）のバラ
ツキを小さくして読出電圧ＶR以上にはならない様に制
御する必要があるので、読出電圧ＶRの低電圧化が難し
くなる。
出電圧ＶR以上であると、消去及び書込の何れの状態の
トランジスタ２３に読出電圧ＶRを印加しても、このト
ランジスタ２３には電流が流れず、消去状態にあるトラ
ンジスタ２３と書込状態にあるトランジスタ２３とを区
別することができないからである。従って、読出電圧Ｖ
Rが低くなると、消去状態の閾値電圧Ｖth（Ｅ）のバラ
ツキを小さくして読出電圧ＶR以上にはならない様に制
御する必要があるので、読出電圧ＶRの低電圧化が難し
くなる。
【００１０】この対策として、図１３（ａ）に示す様な
スプリットゲート構造がある。この構造では、ＳｉＯ2
膜１４ａの膜厚が薄くてキャリアの注入及び引抜という
メモリ動作が行われるメモリゲート部３１と、ＳｉＯ2
膜１４ｂの膜厚が厚くてメモリ動作は行われず閾値電圧
を常にエンハンスメントに保つためのエンハンスメント
ゲート部３２とが、互いに直列に接続されている。
スプリットゲート構造がある。この構造では、ＳｉＯ2
膜１４ａの膜厚が薄くてキャリアの注入及び引抜という
メモリ動作が行われるメモリゲート部３１と、ＳｉＯ2
膜１４ｂの膜厚が厚くてメモリ動作は行われず閾値電圧
を常にエンハンスメントに保つためのエンハンスメント
ゲート部３２とが、互いに直列に接続されている。
【００１１】このため、図１３（ｂ）に示す様に、消去
状態におけるメモリゲート部３１がデプレションになっ
ても、トランジスタ２３全体の閾値電圧は常にエンハン
スメントに保たれるので、消去状態におけるメモリゲー
ト部３１の閾値電圧Ｖth（Ｅ）のバラツキを厳しく制御
する必要がない。また、エンハンスメントゲート部３２
の閾値電圧Ｖthは、通常のＭＯＳトランジスタと同様に
イオン注入で任意の値にバラツキ少なく制御することが
できる。従って、このスプリットゲート構造では、低電
圧読出が容易で、低電圧化を実現し易い。
状態におけるメモリゲート部３１がデプレションになっ
ても、トランジスタ２３全体の閾値電圧は常にエンハン
スメントに保たれるので、消去状態におけるメモリゲー
ト部３１の閾値電圧Ｖth（Ｅ）のバラツキを厳しく制御
する必要がない。また、エンハンスメントゲート部３２
の閾値電圧Ｖthは、通常のＭＯＳトランジスタと同様に
イオン注入で任意の値にバラツキ少なく制御することが
できる。従って、このスプリットゲート構造では、低電
圧読出が容易で、低電圧化を実現し易い。
【００１２】
【発明が解決しようとする課題】ところが、スプリット
ゲート構造では、図１３（ａ）に示した様にメモリゲー
ト部３１とエンハンスメントゲート部３２とが互いに直
列に接続されているので、ゲート長が長くなる。この結
果、メモリセル面積が増加して、チップ面積も増大して
しまう。
ゲート構造では、図１３（ａ）に示した様にメモリゲー
ト部３１とエンハンスメントゲート部３２とが互いに直
列に接続されているので、ゲート長が長くなる。この結
果、メモリセル面積が増加して、チップ面積も増大して
しまう。
【００１３】
【課題を解決するための手段】請求項１のＮＯＲ型フラ
ッシュメモリでは、メモリセル用のトランジスタ２３の
ゲート３７の底面部３１と側壁部３２とにゲート絶縁膜
１４ａ、１４ｂが形成されており、前記側壁部３２にお
ける前記ゲート絶縁膜１４ｂはキャリアの注入及び引抜
が行われない膜厚を有しており、前記側壁部３２は閾値
電圧が前記メモリセルからのデータの読出電圧以下のエ
ンハンスメント型であり、接地線４２とビット線５２と
が前記トランジスタ２３の上層側に設けられており、前
記接地線４２と前記ビット線５２との一方が他方を貫通
して前記トランジスタ２３のソース２１またはドレイン
２２に接続している。
ッシュメモリでは、メモリセル用のトランジスタ２３の
ゲート３７の底面部３１と側壁部３２とにゲート絶縁膜
１４ａ、１４ｂが形成されており、前記側壁部３２にお
ける前記ゲート絶縁膜１４ｂはキャリアの注入及び引抜
が行われない膜厚を有しており、前記側壁部３２は閾値
電圧が前記メモリセルからのデータの読出電圧以下のエ
ンハンスメント型であり、接地線４２とビット線５２と
が前記トランジスタ２３の上層側に設けられており、前
記接地線４２と前記ビット線５２との一方が他方を貫通
して前記トランジスタ２３のソース２１またはドレイン
２２に接続している。
【００１４】請求項２のＮＯＲ型フラッシュメモリで
は、請求項１のＮＯＲ型フラッシュメモリにおいて、前
記ゲート３７が絶縁膜４１に覆われた状態で半導体基体
１１の表面よりもこの半導体基体１１の内部側に埋め込
まれている。
は、請求項１のＮＯＲ型フラッシュメモリにおいて、前
記ゲート３７が絶縁膜４１に覆われた状態で半導体基体
１１の表面よりもこの半導体基体１１の内部側に埋め込
まれている。
【００１５】
【作用】請求項１のＮＯＲ型フラッシュメモリでは、メ
モリセル用のトランジスタ２３が所謂スプリットゲート
構造になっており閾値電圧の制御が容易であるが、ゲー
ト３７の側壁部３２を用いてこのスプリットゲート構造
が実現されているので、非スプリットゲート構造に比べ
てメモリセル面積が増加しない。しかも、接地線４２と
ビット線５２とを平面的に見て重畳させることができる
ので、メモリセル面積を更に縮小することができる。
モリセル用のトランジスタ２３が所謂スプリットゲート
構造になっており閾値電圧の制御が容易であるが、ゲー
ト３７の側壁部３２を用いてこのスプリットゲート構造
が実現されているので、非スプリットゲート構造に比べ
てメモリセル面積が増加しない。しかも、接地線４２と
ビット線５２とを平面的に見て重畳させることができる
ので、メモリセル面積を更に縮小することができる。
【００１６】請求項２のＮＯＲ型フラッシュメモリで
は、半導体基体１１に形成されているソース２１／ドレ
イン２２に対するコンタクト孔２４、２５の開口に際し
て、このコンタクト孔２４、２５がゲート３７上に位置
しても、半導体基体１１の表面とゲート３７との間には
絶縁膜４１が存在しているので、接地線４２またはビッ
ト線５２とゲート３７との短絡が防止される。このた
め、ゲート３７間の間隔に影響されることなく、リソグ
ラフィの限界で決定される最小のコンタクト孔２４、２
５をソース２１／ドレイン２２に対して開口することが
できて、メモリセル面積を縮小することができる。
は、半導体基体１１に形成されているソース２１／ドレ
イン２２に対するコンタクト孔２４、２５の開口に際し
て、このコンタクト孔２４、２５がゲート３７上に位置
しても、半導体基体１１の表面とゲート３７との間には
絶縁膜４１が存在しているので、接地線４２またはビッ
ト線５２とゲート３７との短絡が防止される。このた
め、ゲート３７間の間隔に影響されることなく、リソグ
ラフィの限界で決定される最小のコンタクト孔２４、２
５をソース２１／ドレイン２２に対して開口することが
できて、メモリセル面積を縮小することができる。
【００１７】
【実施例】以下、本願の発明の第１〜第３実施例及び一
参考例を、図１〜８を参照しながら説明する。なお、図
９〜１３に示した本願の発明の従来例等と対応する構成
部分には、同一の符号を付してある。
参考例を、図１〜８を参照しながら説明する。なお、図
９〜１３に示した本願の発明の従来例等と対応する構成
部分には、同一の符号を付してある。
【００１８】図１が、ＭＯＮＯＳ型のＮＯＲ型フラッシ
ュメモリに適用した第１実施例を示している。この第１
実施例を製造するためには、図２に示す様に、ｐ型で抵
抗率が１０〜２０Ω・ｃｍであり表面が＜１００＞面で
あるＳｉ基板１１上に膜厚が１０ｎｍのＳｉＯ2膜（図
示せず）を熱酸化で形成し、このＳｉＯ2膜上に膜厚が
５０ｎｍの多結晶Ｓｉ膜（図示せず）を堆積させる。
ュメモリに適用した第１実施例を示している。この第１
実施例を製造するためには、図２に示す様に、ｐ型で抵
抗率が１０〜２０Ω・ｃｍであり表面が＜１００＞面で
あるＳｉ基板１１上に膜厚が１０ｎｍのＳｉＯ2膜（図
示せず）を熱酸化で形成し、このＳｉＯ2膜上に膜厚が
５０ｎｍの多結晶Ｓｉ膜（図示せず）を堆積させる。
【００１９】その後、この多結晶Ｓｉ膜上でフォトレジ
スト（図示せず）を素子活性領域１３のパターンに加工
し、このフォトレジストをマスクにしたエッチングで、
深さが６００ｎｍのトレンチ３３をＳｉ基板１１に形成
する。そして、フォトレジストを除去し、Ｂ+を２×１
０12ｃｍ-2のドーズ量及び２０ｋｅＶの注入エネルギで
Ｓｉ基板１１にイオン注入してから、９００℃の温度で
２０分間のアニールを行って、チャネルストッパ（図示
せず）を形成する。
スト（図示せず）を素子活性領域１３のパターンに加工
し、このフォトレジストをマスクにしたエッチングで、
深さが６００ｎｍのトレンチ３３をＳｉ基板１１に形成
する。そして、フォトレジストを除去し、Ｂ+を２×１
０12ｃｍ-2のドーズ量及び２０ｋｅＶの注入エネルギで
Ｓｉ基板１１にイオン注入してから、９００℃の温度で
２０分間のアニールを行って、チャネルストッパ（図示
せず）を形成する。
【００２０】その後、膜厚が１０ｎｍのＳｉＯ2膜（図
示せず）をトレンチ３３の側壁部と底面部とに熱酸化で
形成してから、膜厚が２００ｎｍのＳｉＯ2膜１２をＣ
ＶＤで堆積させてトレンチ３３を埋める。そして、Ｓｉ
Ｏ2膜１２と多結晶Ｓｉ膜と熱酸化で形成したＳｉＯ2膜
とを順次にエッチバックして、Ｓｉ基板１１の表面を平
坦化する。
示せず）をトレンチ３３の側壁部と底面部とに熱酸化で
形成してから、膜厚が２００ｎｍのＳｉＯ2膜１２をＣ
ＶＤで堆積させてトレンチ３３を埋める。そして、Ｓｉ
Ｏ2膜１２と多結晶Ｓｉ膜と熱酸化で形成したＳｉＯ2膜
とを順次にエッチバックして、Ｓｉ基板１１の表面を平
坦化する。
【００２１】この結果、ＳｉＯ2膜１２で素子分離領域
が区画されると共に、Ｓｉ基板１１の表面部のうちでＳ
ｉＯ2膜１２に囲まれている領域が素子活性領域１３に
なる。その後、Ｐｈｏｓ + を５×１０15ｃｍ-2のドーズ
量及び２０ｋｅＶの注入エネルギでＳｉ基板１１にイオ
ン注入してから、９５０℃の温度で２０分間のアニール
を行って、深さが３００ｎｍのｎ+拡散層３４を素子活
性領域１３の全面に形成する。
が区画されると共に、Ｓｉ基板１１の表面部のうちでＳ
ｉＯ2膜１２に囲まれている領域が素子活性領域１３に
なる。その後、Ｐｈｏｓ + を５×１０15ｃｍ-2のドーズ
量及び２０ｋｅＶの注入エネルギでＳｉ基板１１にイオ
ン注入してから、９５０℃の温度で２０分間のアニール
を行って、深さが３００ｎｍのｎ+拡散層３４を素子活
性領域１３の全面に形成する。
【００２２】次に、図３に示す様に、ワード線を反転さ
せたパターンのフォトレジスト３５をマスクにし、Ｓｉ
に対する選択比を大きくして、ＳｉＯ2膜１２を３８０
ｎｍの深さにエッチングする。そして、再びフォトレジ
スト３５をマスクにし、今度はＳｉＯ2に対する選択比
を大きくして、Ｓｉ基板１１を４００ｎｍの深さにエッ
チングする。
せたパターンのフォトレジスト３５をマスクにし、Ｓｉ
に対する選択比を大きくして、ＳｉＯ2膜１２を３８０
ｎｍの深さにエッチングする。そして、再びフォトレジ
スト３５をマスクにし、今度はＳｉＯ2に対する選択比
を大きくして、Ｓｉ基板１１を４００ｎｍの深さにエッ
チングする。
【００２３】この結果、ワード線のパターンのトレンチ
３６が形成されるが、このトレンチ３６の底面部では、
ＳｉＯ2膜１２の表面よりもＳｉ基板１１の表面の方が
僅かに下方に位置している。また、トレンチ３６の形成
によって、素子活性領域１３の延在方向でｎ+拡散層３
４が分断され、分断されたｎ+拡散層３４の各々がソー
ス２１及びドレイン２２になる。
３６が形成されるが、このトレンチ３６の底面部では、
ＳｉＯ2膜１２の表面よりもＳｉ基板１１の表面の方が
僅かに下方に位置している。また、トレンチ３６の形成
によって、素子活性領域１３の延在方向でｎ+拡散層３
４が分断され、分断されたｎ+拡散層３４の各々がソー
ス２１及びドレイン２２になる。
【００２４】次に、図４に示す様に、フォトレジスト３
５を除去してから、トレンチ３６の内面を含むＳｉ基板
１１の全表面に、膜厚が１２ｎｍのＳｉＯ2膜１４ｂを
熱酸化で形成する。そして、このＳｉＯ2膜１４ｂを異
方性ドライエッチングして、トレンチ３６の底面部のＳ
ｉＯ2膜１４ｂを除去し、トレンチ３６の側壁部にのみ
ＳｉＯ2膜１４ｂを残す。そして更に、必要な閾値電圧
調整用のイオン注入を行う。
５を除去してから、トレンチ３６の内面を含むＳｉ基板
１１の全表面に、膜厚が１２ｎｍのＳｉＯ2膜１４ｂを
熱酸化で形成する。そして、このＳｉＯ2膜１４ｂを異
方性ドライエッチングして、トレンチ３６の底面部のＳ
ｉＯ2膜１４ｂを除去し、トレンチ３６の側壁部にのみ
ＳｉＯ2膜１４ｂを残す。そして更に、必要な閾値電圧
調整用のイオン注入を行う。
【００２５】その後、トレンチ３６の底面部で露出して
いるＳｉ基板１１の表面を清浄化してから、Ｏ2／Ｎ2＝
１×１０-3の雰囲気中における８５０℃の温度の熱酸化
で、膜厚が２ｎｍのＳｉＯ2膜１４ａをトレンチ３６の
底面部等に形成する。そして、減圧ＣＶＤ装置を用い、
ＳｉＨ2Ｃｌ2／ＮＨ3＝５０／２０ＳＣＣＭの原料ガ
ス、７６０℃の温度及び７０Ｐａの圧力の条件で、膜厚
が７ｎｍのＳｉ3Ｎ4膜１５を全面に堆積させる。
いるＳｉ基板１１の表面を清浄化してから、Ｏ2／Ｎ2＝
１×１０-3の雰囲気中における８５０℃の温度の熱酸化
で、膜厚が２ｎｍのＳｉＯ2膜１４ａをトレンチ３６の
底面部等に形成する。そして、減圧ＣＶＤ装置を用い、
ＳｉＨ2Ｃｌ2／ＮＨ3＝５０／２０ＳＣＣＭの原料ガ
ス、７６０℃の温度及び７０Ｐａの圧力の条件で、膜厚
が７ｎｍのＳｉ3Ｎ4膜１５を全面に堆積させる。
【００２６】その後、Ｈ2／Ｏ2＝０．５の雰囲気中にお
ける９５０℃の温度の熱酸化で、膜厚が３ｎｍのＳｉＯ
2膜１６をＳｉ3Ｎ4膜１５の表面に形成する。この時、
残ったＳｉ3Ｎ4膜１５の膜厚は５ｎｍになる。ここまで
で、ＳｉＯ2膜１６とＳｉ3Ｎ4膜１５とＳｉＯ2膜１４ａ
とから成るＯＮＯ膜１７が完成する。
ける９５０℃の温度の熱酸化で、膜厚が３ｎｍのＳｉＯ
2膜１６をＳｉ3Ｎ4膜１５の表面に形成する。この時、
残ったＳｉ3Ｎ4膜１５の膜厚は５ｎｍになる。ここまで
で、ＳｉＯ2膜１６とＳｉ3Ｎ4膜１５とＳｉＯ2膜１４ａ
とから成るＯＮＯ膜１７が完成する。
【００２７】次に、膜厚が２００ｎｍの多結晶Ｓｉ膜を
全面に堆積させ、この多結晶Ｓｉ膜でトレンチ３６内を
埋め込んで、Ｓｉ基板１１上を平坦化する。そして、こ
の多結晶Ｓｉ膜の全面をエッチバックして、膜厚が１５
０ｎｍの多結晶Ｓｉ膜をトレンチ３６内にのみ残す。そ
の後、膜厚が２００ｎｍのＷＳｉ2膜を全面に堆積さ
せ、このＷＳｉ2膜で再びトレンチ３６内を埋め込ん
で、Ｓｉ基板１１上を平坦化する。そして、このＷＳｉ
2膜の全面をエッチバックして、膜厚が５０ｎｍのＷＳ
ｉ2膜をトレンチ３６内の多結晶Ｓｉ膜上にのみ残す。
全面に堆積させ、この多結晶Ｓｉ膜でトレンチ３６内を
埋め込んで、Ｓｉ基板１１上を平坦化する。そして、こ
の多結晶Ｓｉ膜の全面をエッチバックして、膜厚が１５
０ｎｍの多結晶Ｓｉ膜をトレンチ３６内にのみ残す。そ
の後、膜厚が２００ｎｍのＷＳｉ2膜を全面に堆積さ
せ、このＷＳｉ2膜で再びトレンチ３６内を埋め込ん
で、Ｓｉ基板１１上を平坦化する。そして、このＷＳｉ
2膜の全面をエッチバックして、膜厚が５０ｎｍのＷＳ
ｉ2膜をトレンチ３６内の多結晶Ｓｉ膜上にのみ残す。
【００２８】ここまでで、図５に示す様に、膜厚が２０
０ｎｍのタングステンポリサイド膜３７から成るワード
線が完成すると共に、このタングステンポリサイド膜３
７をゲートとするメモリセル用のトランジスタ２３が完
成する。このトランジスタ２３では、タングステンポリ
サイド膜３７の底面部がメモリゲート部３１になってお
り、タングステンポリサイド膜３７の側壁部がエンハン
スメントゲート部３２になっている。
０ｎｍのタングステンポリサイド膜３７から成るワード
線が完成すると共に、このタングステンポリサイド膜３
７をゲートとするメモリセル用のトランジスタ２３が完
成する。このトランジスタ２３では、タングステンポリ
サイド膜３７の底面部がメモリゲート部３１になってお
り、タングステンポリサイド膜３７の側壁部がエンハン
スメントゲート部３２になっている。
【００２９】その後、タングステンポリサイド膜３７を
マスクにしてＯＮＯ膜１７の全面をエッチバックして、
ソース２１及びドレイン２２上のＯＮＯ膜１７を除去す
る。そして、膜厚が２００ｎｍのＳｉＯ2膜４１を全面
に堆積させ、このＳｉＯ2膜４１でトレンチ３６内を埋
め込んで、Ｓｉ基板１１上を平坦化する。
マスクにしてＯＮＯ膜１７の全面をエッチバックして、
ソース２１及びドレイン２２上のＯＮＯ膜１７を除去す
る。そして、膜厚が２００ｎｍのＳｉＯ2膜４１を全面
に堆積させ、このＳｉＯ2膜４１でトレンチ３６内を埋
め込んで、Ｓｉ基板１１上を平坦化する。
【００３０】次に、フォトレジスト（図示せず）をマス
クにしてＳｉＯ2膜４１をエッチングして、図６に示す
様に、ソース２１を露出させるコンタクト孔２４を開口
する。そして、フォトレジストを除去し、ソース２１の
表面の自然酸化膜をエッチングで除去した後、ｎ+型の
多結晶Ｓｉ膜とＷＳｉ2膜とを順次に堆積させて、タン
グステンポリサイド膜４２を全面に形成する。
クにしてＳｉＯ2膜４１をエッチングして、図６に示す
様に、ソース２１を露出させるコンタクト孔２４を開口
する。そして、フォトレジストを除去し、ソース２１の
表面の自然酸化膜をエッチングで除去した後、ｎ+型の
多結晶Ｓｉ膜とＷＳｉ2膜とを順次に堆積させて、タン
グステンポリサイド膜４２を全面に形成する。
【００３１】その後、接地線のパターンのフォトレジス
ト（図示せず）をマスクにしてタングステンポリサイド
膜４２をエッチングして、接地線を形成する。従って、
接地線であるタングステンポリサイド膜４２は、コンタ
クト孔２４を介してソース２１にコンタクトする。
ト（図示せず）をマスクにしてタングステンポリサイド
膜４２をエッチングして、接地線を形成する。従って、
接地線であるタングステンポリサイド膜４２は、コンタ
クト孔２４を介してソース２１にコンタクトする。
【００３２】次に、図１に示した様に、タングステンポ
リサイド膜４２上の全面にＳｉＯ2膜４３をＣＶＤで堆
積させ、ドレイン２２上に開口を有するフォトレジスト
（図示せず）をＳｉＯ2膜４３上でパターニングする。
そして、このフォトレジストをマスクにしてＳｉＯ2膜
４３とタングステンポリサイド膜４２とＳｉＯ2膜４１
とを順次に異方性ドライエッチングすることによって、
これらのタングステンポリサイド膜４２及びＳｉＯ2膜
４１、４３を貫通してドレイン２２を露出させる開口４
４を形成する。
リサイド膜４２上の全面にＳｉＯ2膜４３をＣＶＤで堆
積させ、ドレイン２２上に開口を有するフォトレジスト
（図示せず）をＳｉＯ2膜４３上でパターニングする。
そして、このフォトレジストをマスクにしてＳｉＯ2膜
４３とタングステンポリサイド膜４２とＳｉＯ2膜４１
とを順次に異方性ドライエッチングすることによって、
これらのタングステンポリサイド膜４２及びＳｉＯ2膜
４１、４３を貫通してドレイン２２を露出させる開口４
４を形成する。
【００３３】その後、フォトレジストを除去してから、
膜厚が１２０ｎｍのＳｉＯ2膜４５をＣＶＤで全面に堆
積させる。そして、ＳｉＯ2膜４５の全面をエッチバッ
クし、このＳｉＯ2膜４５から成る側壁を開口４４の内
側面に形成することによって、ドレイン２２に達するコ
ンタクト孔２５を開口する。そして更に、膜厚が２ｎｍ
のＴｉ膜と膜厚が２０ｎｍのＴｉＮ膜とをＣＶＤで順次
に堆積させて、ＴｉＮ／Ｔｉ膜４６を全面に形成する。
膜厚が１２０ｎｍのＳｉＯ2膜４５をＣＶＤで全面に堆
積させる。そして、ＳｉＯ2膜４５の全面をエッチバッ
クし、このＳｉＯ2膜４５から成る側壁を開口４４の内
側面に形成することによって、ドレイン２２に達するコ
ンタクト孔２５を開口する。そして更に、膜厚が２ｎｍ
のＴｉ膜と膜厚が２０ｎｍのＴｉＮ膜とをＣＶＤで順次
に堆積させて、ＴｉＮ／Ｔｉ膜４６を全面に形成する。
【００３４】その後、膜厚が１５０ｎｍのタングステン
膜４７をＣＶＤで全面に堆積させ、タングステン膜４７
の全面をエッチバックして、このタングステン膜４７で
コンタクト孔２５を埋める。つまり、タングステン膜４
７をコンタクト孔２５のプラグにする。
膜４７をＣＶＤで全面に堆積させ、タングステン膜４７
の全面をエッチバックして、このタングステン膜４７で
コンタクト孔２５を埋める。つまり、タングステン膜４
７をコンタクト孔２５のプラグにする。
【００３５】そして、ＴｉＮ膜５１とＡｌＳｉＣｕ膜５
２とをスパッタリングで順次に堆積させ、ＡｌＳｉＣｕ
膜５２とＴｉＮ膜５１とＴｉＮ／Ｔｉ膜４６とをパター
ニングして、ビット線を形成する。従って、ビット線で
あるＡｌＳｉＣｕ膜５２は、コンタクト孔２５内のＴｉ
Ｎ膜５１とタングステン膜４７とＴｉＮ／Ｔｉ膜４６と
を介して、ドレイン２２にコンタクトする。その後は、
従来公知の工程を実行して、この第１実施例を完成させ
る。
２とをスパッタリングで順次に堆積させ、ＡｌＳｉＣｕ
膜５２とＴｉＮ膜５１とＴｉＮ／Ｔｉ膜４６とをパター
ニングして、ビット線を形成する。従って、ビット線で
あるＡｌＳｉＣｕ膜５２は、コンタクト孔２５内のＴｉ
Ｎ膜５１とタングステン膜４７とＴｉＮ／Ｔｉ膜４６と
を介して、ドレイン２２にコンタクトする。その後は、
従来公知の工程を実行して、この第１実施例を完成させ
る。
【００３６】図７（ａ）（ｂ）が、浮遊ゲート型のＮＯ
Ｒ型フラッシュメモリに適用した第２及び第３実施例を
示している。これらの第２及び第３実施例は、浮遊ゲー
トとしての多結晶Ｓｉ膜５３がトレンチ３６内のＳｉＯ
2膜１４ａ、１４ｂに接して形成されており、ワード線
及び制御ゲートとしてのタングステンポリサイド膜３７
と多結晶Ｓｉ膜５３との間に容量結合用のＳｉＯ2膜５
４等が形成されていることを除いて、図１に示したＭＯ
ＮＯＳ型のＮＯＲ型フラッシュメモリに適用した第１実
施例と実質的に同様の構成を有している。
Ｒ型フラッシュメモリに適用した第２及び第３実施例を
示している。これらの第２及び第３実施例は、浮遊ゲー
トとしての多結晶Ｓｉ膜５３がトレンチ３６内のＳｉＯ
2膜１４ａ、１４ｂに接して形成されており、ワード線
及び制御ゲートとしてのタングステンポリサイド膜３７
と多結晶Ｓｉ膜５３との間に容量結合用のＳｉＯ2膜５
４等が形成されていることを除いて、図１に示したＭＯ
ＮＯＳ型のＮＯＲ型フラッシュメモリに適用した第１実
施例と実質的に同様の構成を有している。
【００３７】図８が、ＳＯＩ構造であるＭＯＮＯＳ型の
ＮＯＲ型フラッシュメモリに適用した一参考例を示して
いる。この参考例では、Ｓｉ基板１１から形成したＳｉ
層５５の一方の面に、ＳｉＯ2膜５６を介して、接地線
であるタングステンポリサイド膜４２が形成されてお
り、Ｓｉ層５５の他方の面に、ＳｉＯ2膜４１及びＴｉ
Ｎ／Ｔｉ膜４６を介して、ビット線であるＡｌＳｉＣｕ
膜５２が形成されている。
ＮＯＲ型フラッシュメモリに適用した一参考例を示して
いる。この参考例では、Ｓｉ基板１１から形成したＳｉ
層５５の一方の面に、ＳｉＯ2膜５６を介して、接地線
であるタングステンポリサイド膜４２が形成されてお
り、Ｓｉ層５５の他方の面に、ＳｉＯ2膜４１及びＴｉ
Ｎ／Ｔｉ膜４６を介して、ビット線であるＡｌＳｉＣｕ
膜５２が形成されている。
【００３８】タングステンポリサイド膜４２は、コンタ
クト孔２４及びｎ+拡散層５７を介してソース２１にコ
ンタクトしており、ＡｌＳｉＣｕ膜５２及びＴｉＮ／Ｔ
ｉ膜４６は、コンタクト孔２５を介して、ドレイン２２
に直接にコンタクトしている。そして、Ｓｉ層５５のタ
ングステンポリサイド膜４２側の面が、ＳｉＯ2膜６１
を介して、別のＳｉ基板６２に張り合わされている。従
って、タングステンポリサイド膜４２は、トランジスタ
２３の下層側に設けられており、ＡｌＳｉＣｕ膜５２
は、トランジスタ２３の上層側に設けられている。
クト孔２４及びｎ+拡散層５７を介してソース２１にコ
ンタクトしており、ＡｌＳｉＣｕ膜５２及びＴｉＮ／Ｔ
ｉ膜４６は、コンタクト孔２５を介して、ドレイン２２
に直接にコンタクトしている。そして、Ｓｉ層５５のタ
ングステンポリサイド膜４２側の面が、ＳｉＯ2膜６１
を介して、別のＳｉ基板６２に張り合わされている。従
って、タングステンポリサイド膜４２は、トランジスタ
２３の下層側に設けられており、ＡｌＳｉＣｕ膜５２
は、トランジスタ２３の上層側に設けられている。
【００３９】なお、以上の第１〜第３実施例及び一参考
例の何れにおいてもトランジスタ２３がｎチャネル型で
あるが、ｐチャネル型のトランジスタを有するＮＯＲ型
フラッシュメモリにも、本願の発明を適用することがで
きる。また、第１〜第３実施例の何れにおいてもソース
２１とドレイン２２との接合深さが互いに等しいが、こ
れらの深さが互いに異なっていてもよい。
例の何れにおいてもトランジスタ２３がｎチャネル型で
あるが、ｐチャネル型のトランジスタを有するＮＯＲ型
フラッシュメモリにも、本願の発明を適用することがで
きる。また、第１〜第３実施例の何れにおいてもソース
２１とドレイン２２との接合深さが互いに等しいが、こ
れらの深さが互いに異なっていてもよい。
【００４０】
【発明の効果】請求項１のＮＯＲ型フラッシュメモリで
は、メモリセル用のトランジスタが所謂スプリットゲー
ト構造なっており閾値電圧の制御が容易であるにも拘ら
ず、非スプリットゲート構造に比べてメモリセル面積が
増加しないので、チップ面積を増大させることなく、低
電圧読出が容易になって、低電圧化を実現し易い。しか
も、接地線とビット線とを平面的に見て重畳させること
ができて、メモリセル面積を更に縮小することができる
ので、チップ面積を更に縮小することができる。
は、メモリセル用のトランジスタが所謂スプリットゲー
ト構造なっており閾値電圧の制御が容易であるにも拘ら
ず、非スプリットゲート構造に比べてメモリセル面積が
増加しないので、チップ面積を増大させることなく、低
電圧読出が容易になって、低電圧化を実現し易い。しか
も、接地線とビット線とを平面的に見て重畳させること
ができて、メモリセル面積を更に縮小することができる
ので、チップ面積を更に縮小することができる。
【００４１】請求項２のＮＯＲ型フラッシュメモリで
は、ゲート間の間隔に影響されることなく、リソグラフ
ィの限界で決定される最小のコンタクト孔をソース／ド
レインに対して開口することができて、メモリセル面積
を縮小することができるので、同じ設計ルールを用いて
も従来構造に比べてチップ面積を縮小することができ
る。
は、ゲート間の間隔に影響されることなく、リソグラフ
ィの限界で決定される最小のコンタクト孔をソース／ド
レインに対して開口することができて、メモリセル面積
を縮小することができるので、同じ設計ルールを用いて
も従来構造に比べてチップ面積を縮小することができ
る。
【図１】本願の発明の第１実施例を示しており、（ａ）
は平面図、（ｂ）（ｃ）は（ａ）の夫々Ｂ−Ｂ線及びＣ
−Ｃ線に沿う位置における側断面図である。
は平面図、（ｂ）（ｃ）は（ａ）の夫々Ｂ−Ｂ線及びＣ
−Ｃ線に沿う位置における側断面図である。
【図２】第１実施例を製造するための最初の工程を示し
ており、（ａ）は平面図、（ｂ）（ｃ）は（ａ）の夫々
Ｂ−Ｂ線及びＣ−Ｃ線に沿う位置における側断面図であ
る。
ており、（ａ）は平面図、（ｂ）（ｃ）は（ａ）の夫々
Ｂ−Ｂ線及びＣ−Ｃ線に沿う位置における側断面図であ
る。
【図３】図２に続く工程を示しており、（ａ）は平面
図、（ｂ）〜（ｅ）は（ａ）の夫々Ｂ−Ｂ線〜Ｅ−Ｅ線
に沿う位置における側断面図である。
図、（ｂ）〜（ｅ）は（ａ）の夫々Ｂ−Ｂ線〜Ｅ−Ｅ線
に沿う位置における側断面図である。
【図４】図３に続く工程を示しており、（ａ）は平面
図、（ｂ）（ｃ）は（ａ）の夫々Ｂ−Ｂ線及びＣ−Ｃ線
に沿う位置における側断面図である。
図、（ｂ）（ｃ）は（ａ）の夫々Ｂ−Ｂ線及びＣ−Ｃ線
に沿う位置における側断面図である。
【図５】図４に続く工程を示しており、（ａ）は平面
図、（ｂ）（ｃ）は（ａ）の夫々Ｂ−Ｂ線及びＣ−Ｃ線
に沿う位置における側断面図である。
図、（ｂ）（ｃ）は（ａ）の夫々Ｂ−Ｂ線及びＣ−Ｃ線
に沿う位置における側断面図である。
【図６】図５に続く工程を示しており、（ａ）は平面
図、（ｂ）（ｃ）は（ａ）の夫々Ｂ−Ｂ線及びＣ−Ｃ線
に沿う位置における側断面図である。
図、（ｂ）（ｃ）は（ａ）の夫々Ｂ−Ｂ線及びＣ−Ｃ線
に沿う位置における側断面図である。
【図７】（ａ）（ｂ）は本願の発明の夫々第２及び第３
実施例の側断面図である。
実施例の側断面図である。
【図８】本願の発明の一参考例の側断面図である。
【図９】ＭＯＮＯＳ型のＮＯＲ型フラッシュメモリにお
けるメモリセルアレイの一例の平面図である。
けるメモリセルアレイの一例の平面図である。
【図１０】コンタクト孔を自己整合的に開口することが
できる場合を順次に説明するための側断面図である。
できる場合を順次に説明するための側断面図である。
【図１１】コンタクト孔を自己整合的に開口することが
できない場合を説明するための側断面図である。
できない場合を説明するための側断面図である。
【図１２】非スプリットゲート構造のメモリセル用トラ
ンジスタにおける閾値電圧のグラフである。
ンジスタにおける閾値電圧のグラフである。
【図１３】本願の発明の従来例におけるスプリットゲー
ト構造のメモリセル用トランジスタを示しており、
（ａ）は側断面図、（ｂ）はその閾値電圧のグラフであ
る。
ト構造のメモリセル用トランジスタを示しており、
（ａ）は側断面図、（ｂ）はその閾値電圧のグラフであ
る。
１１ Ｓｉ基板
１４ａ ＳｉＯ2膜
１４ｂ ＳｉＯ2膜
２１ ソース
２２ ドレイン
２３ トランジスタ
３１ メモリゲート部
３２ エンハンスメントゲート部
３７ タングステンポリサイド膜
４１ ＳｉＯ2膜
４２ タングステンポリサイド膜
５２ ＡｌＳｉＣｕ膜
５５ Ｓｉ層
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 29/788
H01L 29/792
Claims (2)
- 【請求項１】 メモリセル用のトランジスタのゲートの
底面部と側壁部とにゲート絶縁膜が形成されており、 前記側壁部における前記ゲート絶縁膜はキャリアの注入
及び引抜が行われない膜厚を有しており、 前記側壁部は閾値電圧が前記メモリセルからのデータの
読出電圧以下のエンハンスメント型であり、 接地線とビット線とが前記トランジスタの上層側に設け
られており、 前記接地線と前記ビット線との一方が他方を貫通して前
記トランジスタのソースまたはドレインに接続してい る
ＮＯＲ型フラッシュメモリ。 - 【請求項２】 前記ゲートが絶縁膜に覆われた状態で半
導体基体の表面よりもこの半導体基体の内部側に埋め込
まれている請求項１記載のＮＯＲ型フラッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16016193A JP3381863B2 (ja) | 1993-06-04 | 1993-06-04 | Ｎｏｒ型フラッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16016193A JP3381863B2 (ja) | 1993-06-04 | 1993-06-04 | Ｎｏｒ型フラッシュメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06350095A JPH06350095A (ja) | 1994-12-22 |
| JP3381863B2 true JP3381863B2 (ja) | 2003-03-04 |
Family
ID=15709188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16016193A Expired - Fee Related JP3381863B2 (ja) | 1993-06-04 | 1993-06-04 | Ｎｏｒ型フラッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3381863B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471165B1 (ko) * | 2002-05-07 | 2005-03-08 | 삼성전자주식회사 | 평탄하지 않은 게이트 절연막을 구비하는 비휘발성 메모리장치 및 그 제조 방법 |
| DE10226964A1 (de) | 2002-06-17 | 2004-01-08 | Infineon Technologies Ag | Verfahren zur Herstellung einer NROM-Speicherzellenanordnung |
| US6965143B2 (en) * | 2003-10-10 | 2005-11-15 | Advanced Micro Devices, Inc. | Recess channel flash architecture for reduced short channel effect |
| TWI311796B (en) * | 2005-11-17 | 2009-07-01 | Ememory Technology Inc | Semiconductor device and manufacturing method thereof |
| JP2008053270A (ja) * | 2006-08-22 | 2008-03-06 | Nec Electronics Corp | 半導体記憶装置、及びその製造方法 |
-
1993
- 1993-06-04 JP JP16016193A patent/JP3381863B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06350095A (ja) | 1994-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5188976A (en) | Manufacturing method of non-volatile semiconductor memory device | |
| US6716703B2 (en) | Method of making semiconductor memory device having sources connected to source lines | |
| US7511331B2 (en) | Semiconductor device having side wall spacers | |
| JP3967193B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2889061B2 (ja) | 半導体記憶装置およびその製法 | |
| JP2004241780A (ja) | 選択的ディスポーザブルスペーサー技術を使用する半導体集積回路の製造方法及びそれによって製造される半導体集積回路 | |
| JP4225728B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US6534867B1 (en) | Semiconductor device, semiconductor element and method for producing same | |
| JPH0817948A (ja) | 半導体装置及びその製造方法 | |
| JP3516616B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| JPH01291470A (ja) | 半導体装置 | |
| JP3381863B2 (ja) | Ｎｏｒ型フラッシュメモリ | |
| JPH10289990A (ja) | 半導体装置の製造方法 | |
| JP3093575B2 (ja) | 半導体装置及びその製造方法 | |
| US6200859B1 (en) | Method of fabricating a split-gate flash memory | |
| JP2001230330A (ja) | 不揮発性半導体記憶装置とその製造方法 | |
| JP2581411B2 (ja) | 半導体記憶回路装置及びその製造方法 | |
| JP2005183763A (ja) | 不揮発性メモリを含む半導体装置の製造方法 | |
| JPH1012750A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2002231832A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2003158206A (ja) | フラットセルメモリ素子のシリサイド膜製造方法 | |
| US20030157758A1 (en) | Non-volatile semiconductor memory device and manufacturing method therefor | |
| JP3198682B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP3296415B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2002289706A (ja) | 不揮発性半導体記憶装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071220 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081220 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091220 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |