JPH0322476A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0322476A JPH0322476A JP1157668A JP15766889A JPH0322476A JP H0322476 A JPH0322476 A JP H0322476A JP 1157668 A JP1157668 A JP 1157668A JP 15766889 A JP15766889 A JP 15766889A JP H0322476 A JPH0322476 A JP H0322476A
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- JP
- Japan
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- well region
- type
- depth
- carrier concentration
- peripheral circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にＣＭＯＳダイナミ
ックまたはスタティックメモリ装置のウェル構造に関す
るものである。
ックまたはスタティックメモリ装置のウェル構造に関す
るものである。
従来、この種の半導体記憶装置は、記憶セル領域とそれ
以外の周辺回路領域のウェルを同時に形或していたため
記憶セル領域と周辺回路領域のウェルは同じ濃度、同じ
深さとなっていた。すなわち、第３図に示すように、記
憶セルはＰ型の第１ウェル領域２にｎＭＯｓ｝ランジス
タを含む記憶セルを設け、第１ウェル領域２と深さ及び
不純物濃度が同じのＰ型の第２ウェル領域にＣＭＯＳ周
辺回路用のｎＭＯｓ｝ランジスタを設けていた。
以外の周辺回路領域のウェルを同時に形或していたため
記憶セル領域と周辺回路領域のウェルは同じ濃度、同じ
深さとなっていた。すなわち、第３図に示すように、記
憶セルはＰ型の第１ウェル領域２にｎＭＯｓ｝ランジス
タを含む記憶セルを設け、第１ウェル領域２と深さ及び
不純物濃度が同じのＰ型の第２ウェル領域にＣＭＯＳ周
辺回路用のｎＭＯｓ｝ランジスタを設けていた。
近年素子の微細化が進み、半導体記憶装置の記憶セルも
小型化されてきている。これにつれてＳＲＡＭ記憶セル
の節点容量やダイナミック記憶セルの容量も小さくなっ
ており、ソフトエラーに弱くなってきている。この対策
としては、ウェルの不純物濃度を増やして拡散層容量を
増やすこと、ウェルの深さを浅くすること等が考えられ
るが、上述した従来の半導体記憶装置は、記憶セル領域
と周辺回路領域のウェルが同じ不純物濃度、同じ深さと
なっているのでウェルの不純物濃度を増やすと周辺回路
部でも寄性容量が増加し、装′置の高速性が損われる事
になる。一方ウェルの深さを浅くすると寄生バイポーラ
トランジスタのベース抵抗が増えるためラッチアップ耐
量が下がるという欠点がある。
小型化されてきている。これにつれてＳＲＡＭ記憶セル
の節点容量やダイナミック記憶セルの容量も小さくなっ
ており、ソフトエラーに弱くなってきている。この対策
としては、ウェルの不純物濃度を増やして拡散層容量を
増やすこと、ウェルの深さを浅くすること等が考えられ
るが、上述した従来の半導体記憶装置は、記憶セル領域
と周辺回路領域のウェルが同じ不純物濃度、同じ深さと
なっているのでウェルの不純物濃度を増やすと周辺回路
部でも寄性容量が増加し、装′置の高速性が損われる事
になる。一方ウェルの深さを浅くすると寄生バイポーラ
トランジスタのベース抵抗が増えるためラッチアップ耐
量が下がるという欠点がある。
本発明は、第１導電型半導体基板に設けられた第２導電
型の第１ウェル領域及び第２導電型の第２ウェル領域を
有し、前記第１ウェル領域に第１導電型のＭＯＳ｝ラン
ジスタを含む記憶セルを設け、前記第２ウェル領域に前
記記憶セルを駆動し信号の入出力を行なうＣＭＯＳ周辺
回路用の第１導電型のＭＯＳ｝ランジスタを設けてなる
半導体記憶装置において、前記第１ウェル領域は前記第
２ウェル領域より深さが浅く不純物濃度が高いというも
のである。
型の第１ウェル領域及び第２導電型の第２ウェル領域を
有し、前記第１ウェル領域に第１導電型のＭＯＳ｝ラン
ジスタを含む記憶セルを設け、前記第２ウェル領域に前
記記憶セルを駆動し信号の入出力を行なうＣＭＯＳ周辺
回路用の第１導電型のＭＯＳ｝ランジスタを設けてなる
半導体記憶装置において、前記第１ウェル領域は前記第
２ウェル領域より深さが浅く不純物濃度が高いというも
のである。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す半導体チップの縦断面
図である。
図である。
この第１図において１０１はキャリア濃度１×ｌ Ｑ
”ｃｍ−’程度のＮ型シリコン基板、１０２は深さ８μ
ｍ、キャリア濃度２ Ｘ １ ０ １６ｃｍ−Ｓ程度の
Ｐ型の第ＩＰウェル領域、１０３は深さ２．５μｍ、キ
ャリア濃度５ Ｘ １ ０ １６ｃｍ−’程度のＰ型の
第２ウエル領域、１０４はキャリア濃度１ ０ ”ｃｍ
−’程度のチャネルストッパ、１０５は膜厚６０ｎｍの
フィールド酸化シリコン膜、１０６は膜厚２００ｎｍ程
度のゲート酸化シリコン膜、１０７は多結晶シリコンか
らなるゲート電極、１０８，１０８′は深さ２５０ｎｍ
、キャリア濃度１０２００ｌ−’程度のＮ型ソース・ド
レイン領域、１０９は深さ３００ｎｍ、キャリア濃度１
０”ｃｍ−’程度のＰ型ソース・ドレイン領域である。
”ｃｍ−’程度のＮ型シリコン基板、１０２は深さ８μ
ｍ、キャリア濃度２ Ｘ １ ０ １６ｃｍ−Ｓ程度の
Ｐ型の第ＩＰウェル領域、１０３は深さ２．５μｍ、キ
ャリア濃度５ Ｘ １ ０ １６ｃｍ−’程度のＰ型の
第２ウエル領域、１０４はキャリア濃度１ ０ ”ｃｍ
−’程度のチャネルストッパ、１０５は膜厚６０ｎｍの
フィールド酸化シリコン膜、１０６は膜厚２００ｎｍ程
度のゲート酸化シリコン膜、１０７は多結晶シリコンか
らなるゲート電極、１０８，１０８′は深さ２５０ｎｍ
、キャリア濃度１０２００ｌ−’程度のＮ型ソース・ド
レイン領域、１０９は深さ３００ｎｍ、キャリア濃度１
０”ｃｍ−’程度のＰ型ソース・ドレイン領域である。
ここで、記憶セルを駆動し、入出力を行うためのＣＭＯ
Ｓ周辺回路を構戒するｎＭＯＳ｝ランジスタを第２ウェ
ル領域１０３に、記憶セルを構戒するｎ Ｍ Ｏ Ｓ
｝ランジスタを第１ウェル領域１０２に配置する。
Ｓ周辺回路を構戒するｎＭＯＳ｝ランジスタを第２ウェ
ル領域１０３に、記憶セルを構戒するｎ Ｍ Ｏ Ｓ
｝ランジスタを第１ウェル領域１０２に配置する。
この様な構造にすれば、記憶セルを構成するトランジス
タは浅く、かつ高濃度である第１ウエル領域に作られて
いるため記憶セルの容量を増す事ができる。又、α線が
入射した場合記憶セルのＮ型拡散層１０８′にとらえら
れる電荷の量は第２図に示す様にＰ型のウェル領域の深
さに依存し、ウエル領域が浅いほど少なくなるが第１ウ
ェル領域１０２の深さは２、５μ程度であり、周辺回路
領域の第１ウェル領域と同じ深さにした場合に比べて収
集電荷量は４０％程度となる．このため浅い第１ウェル
領域１０２に記憶セルを形成した場合、従来通り周辺回
路領域と同じ濃度、同じ深さのウェル領域に記憶セルを
形威した場合に比べソフトエラー耐性を飛躍的に向上さ
せる事ができる。また本発明によれば周辺回路を構或す
るｎＭＯＳ｝ランジスタは濃度が薄く深い第２ウエル領
域に作る事ができるため寄生容量を減らす事ができ高速
動作が実現できるとともに、寄生パイポ−ラトランジス
タのベース抵抗も低くできラッチアップも起こりにくく
する事ができる。さらに本発明ではメモリセルを形或す
るウェル領域を浅くしているため高不純物濃度とした場
合でもウェル領域を作るためのイオン注入量は少なくて
良いためイオン注入のダメージが少なく、記憶セル部の
ジャンクション漏れ電流を低減できホールド不良を少な
くできる。
タは浅く、かつ高濃度である第１ウエル領域に作られて
いるため記憶セルの容量を増す事ができる。又、α線が
入射した場合記憶セルのＮ型拡散層１０８′にとらえら
れる電荷の量は第２図に示す様にＰ型のウェル領域の深
さに依存し、ウエル領域が浅いほど少なくなるが第１ウ
ェル領域１０２の深さは２、５μ程度であり、周辺回路
領域の第１ウェル領域と同じ深さにした場合に比べて収
集電荷量は４０％程度となる．このため浅い第１ウェル
領域１０２に記憶セルを形成した場合、従来通り周辺回
路領域と同じ濃度、同じ深さのウェル領域に記憶セルを
形威した場合に比べソフトエラー耐性を飛躍的に向上さ
せる事ができる。また本発明によれば周辺回路を構或す
るｎＭＯＳ｝ランジスタは濃度が薄く深い第２ウエル領
域に作る事ができるため寄生容量を減らす事ができ高速
動作が実現できるとともに、寄生パイポ−ラトランジス
タのベース抵抗も低くできラッチアップも起こりにくく
する事ができる。さらに本発明ではメモリセルを形或す
るウェル領域を浅くしているため高不純物濃度とした場
合でもウェル領域を作るためのイオン注入量は少なくて
良いためイオン注入のダメージが少なく、記憶セル部の
ジャンクション漏れ電流を低減できホールド不良を少な
くできる。
以上説明したように本発明によれば、記憶セルが形威さ
れるウェル領域をその周辺回路領域のウェル領域に比べ
浅く高不純物濃度にする事によりソフトエラー，ラッチ
アップの起こりにくい、高信頼性を有する半導体記憶装
置を提供する事ができる効果がある。
れるウェル領域をその周辺回路領域のウェル領域に比べ
浅く高不純物濃度にする事によりソフトエラー，ラッチ
アップの起こりにくい、高信頼性を有する半導体記憶装
置を提供する事ができる効果がある。
第１図は本発明の一実施例を示す半導体チップの縦断面
図、第２図はα線が垂直に入射したと仮定したときＰウ
ェル領域内のＮ型拡散層にα線に一 ５ − ６ より発生した電子がとらえられる割合のＰウエル深さ依
存性を示す特性図、第３図は従来例を示す半導体チップ
の縦断面図である。 １，１０１・・・Ｎ型半導体基板、２，１０２・・・Ｐ
型の第１ウェル領域、３，１０３・・・Ｐ型の第２ウェ
ル領域、４，１０４・・・チャネルストッパ、５，１０
５・・・フィールド酸化シリコン膜、６，１０６・・・
ゲート酸化シリコン膜、７，１０７・・・ゲート電極、
８，１０８，１０８’・・・Ｎ型ソース・ドレイン領域
、９，１０９・・・Ｐ型ソース・ドレイン領域。
図、第２図はα線が垂直に入射したと仮定したときＰウ
ェル領域内のＮ型拡散層にα線に一 ５ − ６ より発生した電子がとらえられる割合のＰウエル深さ依
存性を示す特性図、第３図は従来例を示す半導体チップ
の縦断面図である。 １，１０１・・・Ｎ型半導体基板、２，１０２・・・Ｐ
型の第１ウェル領域、３，１０３・・・Ｐ型の第２ウェ
ル領域、４，１０４・・・チャネルストッパ、５，１０
５・・・フィールド酸化シリコン膜、６，１０６・・・
ゲート酸化シリコン膜、７，１０７・・・ゲート電極、
８，１０８，１０８’・・・Ｎ型ソース・ドレイン領域
、９，１０９・・・Ｐ型ソース・ドレイン領域。
Claims (1)
- 第１導電型半導体基板に設けられた第２導電型の第１ウ
ェル領域及び第２導電型の第２ウェル領域を有し、前記
第１ウェル領域に第１導電型のＭＯＳトランジスタを含
む記憶セルを設け、前記第２ウェル領域に前記記憶セル
を駆動し信号の入出力を行なうＣＭＯＳ周辺回路用の第
１導電型のＭＯＳトランジスタを設けてなる半導体記憶
装置において、前記第１ウェル領域は前記第２ウェル領
域より深さが浅く不純物濃度が高いことを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157668A JPH0322476A (ja) | 1989-06-19 | 1989-06-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157668A JPH0322476A (ja) | 1989-06-19 | 1989-06-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0322476A true JPH0322476A (ja) | 1991-01-30 |
Family
ID=15654770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157668A Pending JPH0322476A (ja) | 1989-06-19 | 1989-06-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0322476A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6570237B2 (en) * | 2001-04-23 | 2003-05-27 | Fuji Electric Co., Ltd. | Semiconductor device with a protective diode having a high breakdown voltage |
| JP2003188278A (ja) * | 2002-11-01 | 2003-07-04 | Sharp Corp | 半導体装置 |
| KR100421827B1 (ko) * | 1998-10-05 | 2004-03-10 | 샤프 가부시키가이샤 | 스테틱 랜덤 액세스 메모리 및 반도체장치 |
-
1989
- 1989-06-19 JP JP1157668A patent/JPH0322476A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421827B1 (ko) * | 1998-10-05 | 2004-03-10 | 샤프 가부시키가이샤 | 스테틱 랜덤 액세스 메모리 및 반도체장치 |
| US6724065B2 (en) | 1998-10-05 | 2004-04-20 | Sharp Kabushiki Kaisha | Static random access memory and semiconductor device using MOS transistors having channel region electrically connected with gate |
| US7019369B2 (en) | 1998-10-05 | 2006-03-28 | Sharp Kabushiki Kaisha | Static random access memory and semiconductor device using MOS transistors having channel region electrically connected with gate |
| US6570237B2 (en) * | 2001-04-23 | 2003-05-27 | Fuji Electric Co., Ltd. | Semiconductor device with a protective diode having a high breakdown voltage |
| JP2003188278A (ja) * | 2002-11-01 | 2003-07-04 | Sharp Corp | 半導体装置 |
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