JP3399817B2 - 半導体集積回路の製造方法 - Google Patents
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ（Silicon
On Insulator)基板上にフローティングボディのＭＯＳ
トランジスタを用いて構成する半導体集積回路の製造方
法に関するもので、特にその高速化と低消費電力化を同
時に図ったものである。
On Insulator)基板上にフローティングボディのＭＯＳ
トランジスタを用いて構成する半導体集積回路の製造方
法に関するもので、特にその高速化と低消費電力化を同
時に図ったものである。
【０００２】
【従来の技術】現在の半導体集積回路では、デバイス寸
法の微細化に伴う電界強度の増加と、チップ面積の増大
に伴う消費電力の増加という問題から、電源電圧を低電
圧化することが求められている。
法の微細化に伴う電界強度の増加と、チップ面積の増大
に伴う消費電力の増加という問題から、電源電圧を低電
圧化することが求められている。
【０００３】しかし、このように電源電圧を低減する
と、回路の遅延時間が増大する問題がある。ＳＯＩ基板
上のＭＯＳトランジスタおよび通常のSi（Sillicon）基
板上のＭＯＳトランジスタの電源電圧Vddに対する閾値
電圧Vthの関係を図５，図６に示す。
と、回路の遅延時間が増大する問題がある。ＳＯＩ基板
上のＭＯＳトランジスタおよび通常のSi（Sillicon）基
板上のＭＯＳトランジスタの電源電圧Vddに対する閾値
電圧Vthの関係を図５，図６に示す。
【０００４】図６に示したSi基板上のＭＯＳトランジス
タの特性では、電源電圧Vdd ＝ 2.0Ｖのときの閾値電圧
が、例えばVth ＝ 0.20Ｖの場合には、その電源電圧をV
dd＝ 1.2Ｖに設定しても、閾値電圧はVth ＝ 0.24Ｖと
ほとんど変わらない（図６の○の特性）。
タの特性では、電源電圧Vdd ＝ 2.0Ｖのときの閾値電圧
が、例えばVth ＝ 0.20Ｖの場合には、その電源電圧をV
dd＝ 1.2Ｖに設定しても、閾値電圧はVth ＝ 0.24Ｖと
ほとんど変わらない（図６の○の特性）。
【０００５】これに対し、ＳＯＩ基板上のフローティン
グボディのＭＯＳトランジスタの特性では、次の式
（１）で示すように、また図５に示したように、電源電
圧Vddが減少すると閾値電圧Vthが増大する。なお、式
（１）内の「〜」はニアリイコールを表す。 Vth 〜 ｑ・NA・ｘ／Cox−EF／ｑ−Qacc／Cox・・・・・（１） EF ＝［Eg／２−ｋ・Ｔ・ln（NA／ni）］／ｑ Qacc ＝ α・Ids・τ Ids ＝（Ｗ／２Ｌ）μCox（Vdd−Vth）2
グボディのＭＯＳトランジスタの特性では、次の式
（１）で示すように、また図５に示したように、電源電
圧Vddが減少すると閾値電圧Vthが増大する。なお、式
（１）内の「〜」はニアリイコールを表す。 Vth 〜 ｑ・NA・ｘ／Cox−EF／ｑ−Qacc／Cox・・・・・（１） EF ＝［Eg／２−ｋ・Ｔ・ln（NA／ni）］／ｑ Qacc ＝ α・Ids・τ Ids ＝（Ｗ／２Ｌ）μCox（Vdd−Vth）2
【０００６】ただし、ｑは単位電荷、NAはSi活性層の不
純物濃度、ｘはゲート酸化膜下の空乏層の広がり幅、Co
xはゲート酸化膜容量、EF はSi活性層のフェルミレベ
ル、QaccはSi活性層に蓄積した正孔の電荷量、EgはSiの
エネルギーギャップ、ｋはボルツマン定数、Ｔは絶対温
度、niは真性キャリア濃度、αは衝突電離係数、τは蓄
積している正孔のライフタイム、Ｗはトランジスタのゲ
ート幅、Ｌはトランジスタのゲート長、μは電子の移動
度である。
純物濃度、ｘはゲート酸化膜下の空乏層の広がり幅、Co
xはゲート酸化膜容量、EF はSi活性層のフェルミレベ
ル、QaccはSi活性層に蓄積した正孔の電荷量、EgはSiの
エネルギーギャップ、ｋはボルツマン定数、Ｔは絶対温
度、niは真性キャリア濃度、αは衝突電離係数、τは蓄
積している正孔のライフタイム、Ｗはトランジスタのゲ
ート幅、Ｌはトランジスタのゲート長、μは電子の移動
度である。
【０００７】この現象は、電源電圧が減少することで、
寄生バイポーラ効果の影響が小さくなり、閾値電圧が増
加するためである。したがって、ＳＯＩ基板上のＭＯＳ
トランジスタでは、電源電圧Vdd ＝ 2.0Ｖのときの閾値
電圧が、例えばVth ＝ 0.20Ｖの場合、その電源電圧をV
dd ＝ 1.2Ｖに低下すると、閾値電圧はVth ＝ 0.28Ｖに
増加する（図５の□の特性）。
寄生バイポーラ効果の影響が小さくなり、閾値電圧が増
加するためである。したがって、ＳＯＩ基板上のＭＯＳ
トランジスタでは、電源電圧Vdd ＝ 2.0Ｖのときの閾値
電圧が、例えばVth ＝ 0.20Ｖの場合、その電源電圧をV
dd ＝ 1.2Ｖに低下すると、閾値電圧はVth ＝ 0.28Ｖに
増加する（図５の□の特性）。
【０００８】
【発明が解決しようとする課題】以上のように、ＳＯＩ
基板上のＭＯＳトランジスタでは、低消費電力化のため
に電源電圧を低下させると、寄生バイポーラ効果の影響
が小さくなり閾値電圧が急速に増大するため、このＭＯ
Ｓトランジスタで構成した半導体集積回路では遅延時間
が増大するという問題がある。
基板上のＭＯＳトランジスタでは、低消費電力化のため
に電源電圧を低下させると、寄生バイポーラ効果の影響
が小さくなり閾値電圧が急速に増大するため、このＭＯ
Ｓトランジスタで構成した半導体集積回路では遅延時間
が増大するという問題がある。
【０００９】本発明は以上のような点に鑑みてなされた
ものであり、その目的は、電源電圧の低電圧化によって
低消費電力化を図ると同時に、回路動作の高速化を実現
できるようにすることである。
ものであり、その目的は、電源電圧の低電圧化によって
低消費電力化を図ると同時に、回路動作の高速化を実現
できるようにすることである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
の第１の発明は、ＳＯＩ基板上に形成され、ボディ部と
なるＳＯＩ基板上のＳｉ活性層の不純物濃度に依存し
て、電源電圧が低下すると閾値電圧が増大する特性を示
すフローティングボディのＭＯＳトランジスタを用いて
構成される第１，第２の回路ブロックを有する半導体集
積回路の製造方法において、前記ＳＯＩ基板上に形成す
るＭＯＳトランジスタに関し、第１の条件として第１の
電源電圧が印加するときの閾値電圧を回路の遅延時間が
増大せず且つ待機時のリーク電流が問題とならない第１
の値として設定し、且つ第２の条件として前記第１の電
源電圧より高い第２の電源電圧を印加するときの閾値電
圧を前記第１の値より小さくデバイスのばらつきや電源
電圧変動による通常導通状態を避け得る第２の値として
設定し、前記第１，第２の条件を同時に満たす前記ＳＯ
Ｉ基板上のＳｉ活性層の不純物濃度を前記特性に基づい
て設定し、前記不純物濃度を設定されたＳｉ活性層をボ
ディ部とするよう、前記第１の電源電圧で動作するフロ
ーティングボディの第１のＭＯＳトランジスタを形成
し、該第１のＭＯＳトランジスタを用いて前記第１の回
路ブロックを構成し、前記不純物濃度を設定されたＳｉ
活性層をボディ部とするよう、前記第２の電源電圧で動
作するフローティングボディの第２のＭＯＳトランジス
タを形成し、該第２のＭＯＳトランジスタを用いて前記
第２の回路ブロックを構成するようにした。第２の発明
は、第１の発明において、前記不純物濃度を2.0×1017
〜3.2×1017（cm-3)に設定して構成した。第３の発明
は、第１又は第２の発明において、前記第１の回路のブ
ロックと前記第２の回路のブロックの信号レベルを相互
に変換するレベル変換回路を、前記第１の回路ブロック
と前記第２の回路ブロックとに接続させて前記ＳＯＩ基
板上に形成するようにした。
の第１の発明は、ＳＯＩ基板上に形成され、ボディ部と
なるＳＯＩ基板上のＳｉ活性層の不純物濃度に依存し
て、電源電圧が低下すると閾値電圧が増大する特性を示
すフローティングボディのＭＯＳトランジスタを用いて
構成される第１，第２の回路ブロックを有する半導体集
積回路の製造方法において、前記ＳＯＩ基板上に形成す
るＭＯＳトランジスタに関し、第１の条件として第１の
電源電圧が印加するときの閾値電圧を回路の遅延時間が
増大せず且つ待機時のリーク電流が問題とならない第１
の値として設定し、且つ第２の条件として前記第１の電
源電圧より高い第２の電源電圧を印加するときの閾値電
圧を前記第１の値より小さくデバイスのばらつきや電源
電圧変動による通常導通状態を避け得る第２の値として
設定し、前記第１，第２の条件を同時に満たす前記ＳＯ
Ｉ基板上のＳｉ活性層の不純物濃度を前記特性に基づい
て設定し、前記不純物濃度を設定されたＳｉ活性層をボ
ディ部とするよう、前記第１の電源電圧で動作するフロ
ーティングボディの第１のＭＯＳトランジスタを形成
し、該第１のＭＯＳトランジスタを用いて前記第１の回
路ブロックを構成し、前記不純物濃度を設定されたＳｉ
活性層をボディ部とするよう、前記第２の電源電圧で動
作するフローティングボディの第２のＭＯＳトランジス
タを形成し、該第２のＭＯＳトランジスタを用いて前記
第２の回路ブロックを構成するようにした。第２の発明
は、第１の発明において、前記不純物濃度を2.0×1017
〜3.2×1017（cm-3)に設定して構成した。第３の発明
は、第１又は第２の発明において、前記第１の回路のブ
ロックと前記第２の回路のブロックの信号レベルを相互
に変換するレベル変換回路を、前記第１の回路ブロック
と前記第２の回路ブロックとに接続させて前記ＳＯＩ基
板上に形成するようにした。
【００１１】
【発明の実施の形態】［第１の実施の形態］図１は本発
明の第１の実施の形態の半導体集積回路の説明図であ
る。１はSiO2でなるＳＯＩ基板、２はｎ型の高不純物濃
度のドレイン又はソース領域、３はSi活性層（ボディ
部）、４はゲート酸化膜、５はゲートである。１１はＭ
ＯＳトランジスタでなる第１の回路ブロック、１２は別
のＭＯＳトランジスタでなる第２の回路ブロックであ
る。
明の第１の実施の形態の半導体集積回路の説明図であ
る。１はSiO2でなるＳＯＩ基板、２はｎ型の高不純物濃
度のドレイン又はソース領域、３はSi活性層（ボディ
部）、４はゲート酸化膜、５はゲートである。１１はＭ
ＯＳトランジスタでなる第１の回路ブロック、１２は別
のＭＯＳトランジスタでなる第２の回路ブロックであ
る。
【００１２】ここでは、第１の回路ブロック１１の電源
電圧として、第１の電源電圧Vdd1＝ 1.2Ｖを、第２の回
路ブロック１２の電源電圧として、第２の電源電圧Vdd2
＝ 2.0Ｖを印加する。通常のSi基板上に形成したＭＯＳ
トランジスタでは、図６に示したように、閾値電圧は電
源電圧に大きく依存せずほとんど変化しないが、ＳＯＩ
基板上に形成したフローティングボディのＭＯＳトラン
ジスタでは、図５に示したように、電源電圧が低下する
と閾値電圧が増加する。
電圧として、第１の電源電圧Vdd1＝ 1.2Ｖを、第２の回
路ブロック１２の電源電圧として、第２の電源電圧Vdd2
＝ 2.0Ｖを印加する。通常のSi基板上に形成したＭＯＳ
トランジスタでは、図６に示したように、閾値電圧は電
源電圧に大きく依存せずほとんど変化しないが、ＳＯＩ
基板上に形成したフローティングボディのＭＯＳトラン
ジスタでは、図５に示したように、電源電圧が低下する
と閾値電圧が増加する。
【００１３】そこで、本発明では、次の２つの条件から
各回路ブロック１１，１２を構成するＭＯＳトランジス
タの閾値電圧を設定し、これを実現するSi活性層の不純
物濃度を設定する。
各回路ブロック１１，１２を構成するＭＯＳトランジス
タの閾値電圧を設定し、これを実現するSi活性層の不純
物濃度を設定する。
【００１４】（１）高い電源電圧Vdd2 ＝ 2.0Ｖのと
き、閾値電圧Vth ＝ 0.25Ｖに設定すると、低い電源電
圧Vdd1 ＝ 1.2Ｖのときには、Vth ＝ 0.35Ｖに増加し、
動作時の遅延時間は５０％以上増加する。従って、ま
ず、低い電源電圧Vdd1 ＝ 1.2Ｖのときに、回路の遅延
時間が増大せず且つ待機時のリーク電流が問題にならな
い閾値電圧として、Vth ＝ 0.20Ｖに設定する。この閾
値電圧は、通常のSi基板上に形成したＭＯＳトランジス
タの閾値電圧と同様な値である。
き、閾値電圧Vth ＝ 0.25Ｖに設定すると、低い電源電
圧Vdd1 ＝ 1.2Ｖのときには、Vth ＝ 0.35Ｖに増加し、
動作時の遅延時間は５０％以上増加する。従って、ま
ず、低い電源電圧Vdd1 ＝ 1.2Ｖのときに、回路の遅延
時間が増大せず且つ待機時のリーク電流が問題にならな
い閾値電圧として、Vth ＝ 0.20Ｖに設定する。この閾
値電圧は、通常のSi基板上に形成したＭＯＳトランジス
タの閾値電圧と同様な値である。
【００１５】（２）高い電源電圧Vdd2の印加時に閾値電
圧がVth ＝ 0.1Ｖ以下になると、デバイスのばらつきや
電源電圧変動によってＭＯＳトランジスタが常時導通状
態になる可能性がある。従って、高い電源電圧Vdd2 ＝
2.0Ｖで閾値電圧の取り得る最小値として、Vth ＝ 0.10
Ｖに設定する。
圧がVth ＝ 0.1Ｖ以下になると、デバイスのばらつきや
電源電圧変動によってＭＯＳトランジスタが常時導通状
態になる可能性がある。従って、高い電源電圧Vdd2 ＝
2.0Ｖで閾値電圧の取り得る最小値として、Vth ＝ 0.10
Ｖに設定する。
【００１６】これら（１）、（２）の条件（Vdd1 ＝ 1.
2ＶのときVth ＝ 0.20Ｖ、Vdd2 ＝2.0ＶのときVth ＝
0.10Ｖ）を同時に満足するSi活性層の不純物濃度は、図
２の▲印の特性でに示すように、2.0×1017（cm-3）で
あり、この濃度に設定する。
2ＶのときVth ＝ 0.20Ｖ、Vdd2 ＝2.0ＶのときVth ＝
0.10Ｖ）を同時に満足するSi活性層の不純物濃度は、図
２の▲印の特性でに示すように、2.0×1017（cm-3）で
あり、この濃度に設定する。
【００１７】以上から、２つの電源電圧を有するＳＯＩ
基板上の集積回路では、低い電源電圧Vdd1 ＝ 1.2Ｖ
で、回路の遅延時間が増大せず待機時のリーク電流が問
題にならない閾値電圧に設定し、且つ高い電源電圧Vdd2
で、閾値電圧がVth ＝ 0.1Ｖ以下にならないよう、Si活
性層の不純物濃度を2.0×1017（cm-3）〜3.2×1017（cm
-3）に設定する（図２参照）ことが望ましい。このよう
にSi活性層の不純物濃度を設定することで、低消費電力
化のために電源電圧を低減したときの遅延時間を小さく
して高速化を図ることができ、高電圧印加時は更なる高
速化を実現することができる。
基板上の集積回路では、低い電源電圧Vdd1 ＝ 1.2Ｖ
で、回路の遅延時間が増大せず待機時のリーク電流が問
題にならない閾値電圧に設定し、且つ高い電源電圧Vdd2
で、閾値電圧がVth ＝ 0.1Ｖ以下にならないよう、Si活
性層の不純物濃度を2.0×1017（cm-3）〜3.2×1017（cm
-3）に設定する（図２参照）ことが望ましい。このよう
にSi活性層の不純物濃度を設定することで、低消費電力
化のために電源電圧を低減したときの遅延時間を小さく
して高速化を図ることができ、高電圧印加時は更なる高
速化を実現することができる。
【００１８】［第２の実施の形態］図３は第２の実施の
形態の半導体集積回路の説明図である。図１に示したも
のと同じものには同じ符号を付した。この半導体集積回
路では、第１の電源電圧Vdd1で動作する第１の回路ブロ
ック１１と、第２の電源電圧Vdd2で動作する第２の回路
ブロック１２の他に、その第１の回路ブロック１１から
第２の回路ブロック１２に信号を伝達するための第１の
レベル変換回路１３と、その第２の回路ブロック１２か
ら第１の回路ブロック１１に信号を伝達するための第２
のレベル変換回路１４をＳＯＩ基板１上に構成してい
る。
形態の半導体集積回路の説明図である。図１に示したも
のと同じものには同じ符号を付した。この半導体集積回
路では、第１の電源電圧Vdd1で動作する第１の回路ブロ
ック１１と、第２の電源電圧Vdd2で動作する第２の回路
ブロック１２の他に、その第１の回路ブロック１１から
第２の回路ブロック１２に信号を伝達するための第１の
レベル変換回路１３と、その第２の回路ブロック１２か
ら第１の回路ブロック１１に信号を伝達するための第２
のレベル変換回路１４をＳＯＩ基板１上に構成してい
る。
【００１９】そして、図４に示すように、第１の回路ブ
ロック１１の出力を第１のレベル変換回路１３の入力に
接続し、その第１のレベル変換回路１３の出力は第２の
回路ブロック１２の入力に接続している。また、第２の
回路ブロック１２の出力を第２のレベル変換回路１４の
入力に接続し、その第２のレベル変換回路１４の出力は
第１の回路ブロック１１の入力に接続している。
ロック１１の出力を第１のレベル変換回路１３の入力に
接続し、その第１のレベル変換回路１３の出力は第２の
回路ブロック１２の入力に接続している。また、第２の
回路ブロック１２の出力を第２のレベル変換回路１４の
入力に接続し、その第２のレベル変換回路１４の出力は
第１の回路ブロック１１の入力に接続している。
【００２０】また、Vdd1 ＝ 1.2Ｖの第１の回路ブロッ
ク１１のＭＯＳトランジスタの閾値電圧がVth ＝ 0.20
Ｖとなり、Vdd2 ＝ 2.0Ｖの第２の回路ブロック１２の
ＭＯＳトランジスタの閾値電圧がVth ＝ 0.10Ｖになる
ように、Si活性層の不純物濃度を2.0×1017（cm-3）に
設定している。
ク１１のＭＯＳトランジスタの閾値電圧がVth ＝ 0.20
Ｖとなり、Vdd2 ＝ 2.0Ｖの第２の回路ブロック１２の
ＭＯＳトランジスタの閾値電圧がVth ＝ 0.10Ｖになる
ように、Si活性層の不純物濃度を2.0×1017（cm-3）に
設定している。
【００２１】ＳＯＩ基板上に形成されるＭＯＳトランジ
スタではウエルを形成する必要がないため、通常のSi基
板上に形成されたＭＯＳトランジスタとは異なり、ウエ
ル分離は行われていない。Vdd1 ＝ 1.2Ｖの第１の回路
ブロック１１とVdd2 ＝ 2.0Ｖの第２の回路ブロック１
２のインターフェイスとして、一般的なレベル変換回路
１３，１４を挿入している。このレベル変換回路１３，
１４によって、電源電圧の異なる回路ブロック１１，１
２間の論理レベルを相互に補正するため、半導体集積回
路は正常に動作することができる。
スタではウエルを形成する必要がないため、通常のSi基
板上に形成されたＭＯＳトランジスタとは異なり、ウエ
ル分離は行われていない。Vdd1 ＝ 1.2Ｖの第１の回路
ブロック１１とVdd2 ＝ 2.0Ｖの第２の回路ブロック１
２のインターフェイスとして、一般的なレベル変換回路
１３，１４を挿入している。このレベル変換回路１３，
１４によって、電源電圧の異なる回路ブロック１１，１
２間の論理レベルを相互に補正するため、半導体集積回
路は正常に動作することができる。
【００２２】通常、半導体集積回路の内部において、半
導体集積回路の動作速度の上限を決める回路は、回路全
体の１割以下であるため、クリティカルパスを持つ回路
ブロックの電源電圧を高くすることで、半導体集積回路
の高速化を実現できる。また、ボトルネックとなる回路
ブロック以外の回路ブロックの電源電圧を低減すること
で、半導体集積回路全体の低消費電力化を実現すること
ができる。さらに、電源線を別系統にしているため、製
品不良を見分ける電源電圧印加時のリーク電流試験を、
回路ブロック毎に行うことができる。
導体集積回路の動作速度の上限を決める回路は、回路全
体の１割以下であるため、クリティカルパスを持つ回路
ブロックの電源電圧を高くすることで、半導体集積回路
の高速化を実現できる。また、ボトルネックとなる回路
ブロック以外の回路ブロックの電源電圧を低減すること
で、半導体集積回路全体の低消費電力化を実現すること
ができる。さらに、電源線を別系統にしているため、製
品不良を見分ける電源電圧印加時のリーク電流試験を、
回路ブロック毎に行うことができる。
【００２３】
【発明の効果】以上から第１、第２の発明によれば、低
い電源電圧を印加する時の閾値電圧が遅延時間が増大せ
ず且つ待機時のリーク電流が問題とならない値となるよ
う決められ、高い電源電圧を印加する時の閾値電圧がデ
バイスのばらつきや電源電圧変動による常時導通状態を
避ける値となるよう決められるので、低い電源電圧で消
費電力低減と共に高速化を図ることができ、また高い電
源電圧を印加すると閾値電圧が低下するため、Si基板上
に形成したＭＯＳトランジスタに比べて動作電流が増大
するので、より高速動作を実現できるようになるという
利点がある。
い電源電圧を印加する時の閾値電圧が遅延時間が増大せ
ず且つ待機時のリーク電流が問題とならない値となるよ
う決められ、高い電源電圧を印加する時の閾値電圧がデ
バイスのばらつきや電源電圧変動による常時導通状態を
避ける値となるよう決められるので、低い電源電圧で消
費電力低減と共に高速化を図ることができ、また高い電
源電圧を印加すると閾値電圧が低下するため、Si基板上
に形成したＭＯＳトランジスタに比べて動作電流が増大
するので、より高速動作を実現できるようになるという
利点がある。
【００２４】第３の発明によれば、第１の回路ブロック
で通常の一般的な回路を構成し、第２の回路ブロックで
クリティカルパスを持つ回路を構成することで、半導体
集積回路全体の低消費電力化と高速化を実現でき、また
クリティカルパスを持つ回路では更なる高速化を実現で
き、さらに電源電圧の違いから論理レベルの異なる回路
ブロック間においても、信号の伝送を問題なく行うこと
ができるようになるという利点がある。
で通常の一般的な回路を構成し、第２の回路ブロックで
クリティカルパスを持つ回路を構成することで、半導体
集積回路全体の低消費電力化と高速化を実現でき、また
クリティカルパスを持つ回路では更なる高速化を実現で
き、さらに電源電圧の違いから論理レベルの異なる回路
ブロック間においても、信号の伝送を問題なく行うこと
ができるようになるという利点がある。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態の半導体集積回路
の説明図である。
の説明図である。
【図２】 図１の半導体集積回路のＭＯＳトランジスタ
のVdd−Vth特性図である。
のVdd−Vth特性図である。
【図３】 本発明の第２の実施の形態の半導体集積回路
の説明図である。
の説明図である。
【図４】 図３の半導体集積回路のブロック図である。
【図５】 ＳＯＩ基板上に形成したＭＯＳトランジスタ
のVdd−Vth特性図である。
のVdd−Vth特性図である。
【図６】 Si基板上に形成したＭＯＳトランジスタのVd
d−Vth特性図である。
d−Vth特性図である。
１：ＳＯＩ基板、２：ドレイン又はソース領域、３：Si
活性層、４：ゲート酸化膜、５：ゲート、１１：電源電
圧の高い第１の回路ブロック、１２：電源電圧の低い第
２の回路ブロック、１３，１４：レベル変換回路。
活性層、４：ゲート酸化膜、５：ゲート、１１：電源電
圧の高い第１の回路ブロック、１２：電源電圧の低い第
２の回路ブロック、１３，１４：レベル変換回路。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 27/04
Claims (3)
- 【請求項１】ＳＯＩ基板上に形成され、ボディ部となる
ＳＯＩ基板上のＳｉ活性層の不純物濃度に依存して、電
源電圧が低下すると閾値電圧が増大する特性を示すフロ
ーティングボディのＭＯＳトランジスタを用いて構成さ
れる第１，第２の回路ブロックを有する半導体集積回路
の製造方法において、前記ＳＯＩ基板上に形成するＭＯＳトランジスタに関
し、第１の条件として第１の電源電圧が印加するときの
閾値電圧を回路の遅延時間が増大せず且つ待機時のリー
ク電流が問題とならない第１の値として設定し、且つ第
２の条件として前記第１の電源電圧より高い第２の電源
電圧を印加するときの閾値電圧を前記第１の値より小さ
くデバイスのばらつきや電源電圧変動による通常導通状
態を避け得る第２の値として設定し、 前記第１，第２の条件を同時に満たす前記ＳＯＩ基板上
のＳｉ活性層の不純物濃度を前記特性に基づいて設定
し、 前記不純物濃度を設定されたＳｉ活性層をボディ部とす
るよう、前記第１の電源電圧で動作するフローティング
ボディの第１のＭＯＳトランジスタを形成し、該第１の
ＭＯＳトランジスタを用いて前記第１の回路ブロックを
構成し、 前記不純物濃度を設定されたＳｉ活性層をボディ部とす
るよう、前記第２の電源電圧で動作するフローティング
ボディの第２のＭＯＳトランジスタを形成し、該第２の
ＭＯＳトランジスタを用いて前記第２の回路ブロックを
構成する ことを特徴とする半導体集積回路の製造方法。 - 【請求項２】前記不純物濃度を2.0×1017〜3.2×10
17（cm-3)に設定したことを特徴とする請求項１に記載
の半導体集積回路の製造方法。 - 【請求項３】前記第１の回路のブロックと前記第２の回
路のブロックの信号レベルを相互に変換するレベル変換
回路を、前記第１の回路ブロックと前記第２の回路ブロ
ックとに接続させて前記ＳＯＩ基板上に形成することを
特徴とする請求項１又は２に記載の半導体集積回路の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35196897A JP3399817B2 (ja) | 1997-12-08 | 1997-12-08 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35196897A JP3399817B2 (ja) | 1997-12-08 | 1997-12-08 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11177092A JPH11177092A (ja) | 1999-07-02 |
| JP3399817B2 true JP3399817B2 (ja) | 2003-04-21 |
Family
ID=18420869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35196897A Expired - Fee Related JP3399817B2 (ja) | 1997-12-08 | 1997-12-08 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3399817B2 (ja) |
-
1997
- 1997-12-08 JP JP35196897A patent/JP3399817B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11177092A (ja) | 1999-07-02 |
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