JPH0433367A - ゲートアレイ半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はゲートアレイ半導体装置に関し、特に電源ライ
ンの自動レイアウトを可能にした半導体装置に関する。

（従来の技術） 一般にゲートアレイ半導体装置は、シリコンウェハ上に
トランジスタ等の素子を構成しておき、その後に任意の
配線パターンの配線を形成することで個々の素子を相互
に接続し、所要の論理機能を実現するようになっている
。このため、この種のゲートアレイ半導体装置では、所
要の論理回路に基づいて使用する素子を予め決定し、決
定された素子を相互に接続する配線を自動レイアウトに
よって決定し、かつその配線を行っている。この場合、
従来のゲートアレイ半導体装置では、各素子に接続され
る電源ライン（接地ラインを含む）は予め決定されてお
り、各素子に接続される信号ラインのみを自動レイアウ
トしている。

〔発明が解決しようとする課題〕

このような従来のゲートアレイ半導体装置では、電源ラ
インは予め決められた一部パターンのレイアウトである
ため、必ずしも各素子で構成される機能ブロックの配置
に最適なレイアウトではなく、効率が悪い場合があると
いう問題がある。また、先に電源ラインが設定されてい
るため、信号ラインはこの電源ラインを避けて配設しな
ければならず、そのレイアウトに制約を与え、設計の自
由度が低下されるという問題もある。

本発明の目的は、電源ラインの効率を高めるとともに、
信号ライン等の配線レイアウトの設計の容易化を可能に
したゲートアレイ半導体装置を提供することにある。

〔課題を解決するための手段〕

本発明のゲートアレイ半導体装置は、チップ上に複数個
配列される機能ブロックのそれぞれに信号端子および電
源端子を配設しており、機能ブロックの電源端子に接続
する電源ラインを信号端子に接続する信号ラインととも
に自動レイアウトする構成としている。

〔作用〕

本発明によれば、各機能ブロックに設けられた電源端子
を利用して電源ラインの配線パターンを任意に設計する
ことで、その効率を高め、かつ信号ラインにおける制約
を緩和させる。

〔実施例〕 次に、本発明を図面を参照して説明する。

第１図は本発明のゲートアレイ半導体装置を構成する機
能ブロックの一実施例を示す図である。

この機能ブロック１は、トランジスタやダイオード等の
能動素子や、抵抗等の受動素子で所要の機能を発揮する
ブロックとして構成され、そのブロック領域の周辺部に
は従来からある複数個の信号端子２を配設している。ま
た、この機能ブロック１には、前記信号端子２とは独立
した電源端子、すなわちＶＣＣ端子３とＧＮＤ端子４を
それぞれ配設している。

第２図は第１図の機能ブロック１をチップ５上にレイア
ウトしたものであり、複数個の機能ブロック１を配列し
た上で、各機能ブロック１の■。。

端子３およびＧＮＤ端子４にそれぞれ■ｃｃ電位および
ＧＮＤ電位を供給するようにチップ内Ｖｃｃライン６お
よびＧＮＤライン７をレイアウトし、これをチップ周辺
ＶＣＣライン８およびチップ周辺ＧＮＤライン９にそれ
ぞれ接続する。また、各機能ブロック１の信号端子２は
それぞれ所要の機能を発揮するように所要の信号ライン
（図示は省略している）をレイアウトする。

これにより、このチップ５においては、信号ラインとＶ
ＣＣライン６およびＧＮＤライン７をそれぞれ同一レベ
ルでレイアウト設計することが可能となる。したがって
、各ラインがそれぞれ最高の効率で機能されるような設
計を行うことができ、かつ信号ラインに制約を与えるこ
とがない設計自由度を高めることが可能となる。

例えば、第３図には第２図における電源ラインの一部を
変更した例を示しており、機能プロ、り１の各■ｃｃ端
子３およびＧＮＤ端子４に接続するチップ内ＶＣＣライ
ン６とチップ内ＧＮＤライン７の各先端にそれぞれ補助
Ｖ　（（ライン６′と補助ＧＮＤライン７′を設け、こ
れら補助Ｖｃｃライン６′および補助ＧＮＤライン７′
により各先端をチップ周辺ＶｃＣライン８およびチップ
周辺ＧＮＤライン９に接続している。

この例では、補助Ｖｃｃライン６′と補助ＧＮＤライン
７′を設けることにより、チンプ内ＶＣＣライン６およ
びチップ内ＧＮＤライン７の先端を最短距離でチップ周
辺ＶＣＣライン８とチップ周辺ＧＮＤ端子９に接続する
ことができ、チップ内ＶＣＣライン６の先端でのＶＣＣ
レベル変動およびチップ内ＧＮＤライン７の先端でのＧ
ＮＤレベル変動を防ぐことが可能となる。

〔発明の効果〕

以上説明したように本発明は、機能ブロックに電源端子
を配設し、この電源端子に接続する電源ラインを信号端
子に接続する信号ラインとともに自動レイアウトする構
成としているので、電源ラインの配線パターンを信号ラ
インとともに設計することで、機能ブロックの配置に合
わせた好適な電源ラインおよび信号ラインのレイアウト
を行なうことが可能となり、その効率を高めるとともに
、信号ラインにおける設計上の制約を緩和して設計の自
由度を改善することができるという効果を有する。

【図面の簡単な説明】

第１図は本発明における機能ブロックの各端子の配列状
態を示すレイアウト図、第２図は第１図の機能ブロック
を用いたゲートアレイ半導体装置のチップのレイアウト
図、第３図は第２図の変形例を示すチップのレイアウト
図である。 １・・・機能ブロック、２・・・信号端子、３・・・■
Ｃｃ端子、４・・・ＧＮＤ端子、５・・・チップ、６・
・・チップ内ＶＣＣライン、７・・・チップ内ＧＮＤラ
イン、６′・・・補助ＶＣＣライン、７′・・・補助Ｇ
ＮＤライン、８・・・チップ周辺ＶＣＣライン、９・・
・チップ周辺ＧＮＤライン。

Claims (1)

【特許請求の範囲】
1. １、複数個の機能ブロックをチップ上に配列し、各機能
   ブロックに電源ラインおよび信号ラインを接続して任意
   の論理機能を実現するゲートアレイ半導体装置において
   、前記機能ブロックのそれぞれに信号端子および電源端
   子を配設し、前記機能ブロックの電源端子に接続する電
   源ラインを前記信号端子に接続する信号ラインとともに
   自動レイアウトすることを特徴とするゲートアレイ半導
   体装置。