KR20050073841A - 시스템온칩의 입출력 패드 구성 방법 - Google Patents

시스템온칩의 입출력 패드 구성 방법 Download PDF

Info

Publication number
KR20050073841A
KR20050073841A KR1020040001945A KR20040001945A KR20050073841A KR 20050073841 A KR20050073841 A KR 20050073841A KR 1020040001945 A KR1020040001945 A KR 1020040001945A KR 20040001945 A KR20040001945 A KR 20040001945A KR 20050073841 A KR20050073841 A KR 20050073841A
Authority
KR
South Korea
Prior art keywords
chip
input
output pad
pad
area
Prior art date
Application number
KR1020040001945A
Other languages
English (en)
Other versions
KR101057750B1 (ko
Inventor
하상훈
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040001945A priority Critical patent/KR101057750B1/ko
Publication of KR20050073841A publication Critical patent/KR20050073841A/ko
Application granted granted Critical
Publication of KR101057750B1 publication Critical patent/KR101057750B1/ko

Links

Classifications

    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
    • F16H—GEARING
    • F16H59/00—Control inputs to control units of change-speed-, or reversing-gearings for conveying rotary motion
    • F16H59/02—Selector apparatus
    • F16H59/0278—Constructional features of the selector lever, e.g. grip parts, mounting or manufacturing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 반도체 장치에 관한 것이며, 특히 시스템온칩(SoC: System on Chip)에 적용되는 입출력 패드(PAD)의 구성에 관한 것이다.
본 발명에 따르면, ESD 드라이버, 프리 드라이버 및 패드 제어 로직을 포함하는 시스템온칩의 입출력 패드 구성 방법에 있어서, ESD 드라이버와 프리 드라이버를 분리하여, 프리 드라이버를 파워 라우팅 메탈에 배치하는 것을 특징으로 하는 시스템온칩의 입출력 패드 및 입출력 패드의 구성 방법이 제공된다.
이상과 같은 구성의 본 발명에 따라 시스템온칩의 파워 라우팅 영역을 유용하게 이용하여 이 영역의 메탈에 패드의 구성 요소 중 적어도 일부를 배치함으로써, 전체적인 시스템온칩의 면적을 줄일 수 있게 된다.

Description

시스템온칩의 입출력 패드 구성 방법{Method for Locating Input/Output PAD on System On Chip}
본 발명은 반도체 장치에 관한 것이며, 특히 시스템온칩(SoC: System on Chip)에 적용되는 입출력 패드(PAD)의 구성에 관한 것이다.
시스템온칩(SoC)은 미세 공정 기술을 이용하여 여러 기능을 가진 시스템 회로를 하나의 칩에 집적하여 전체적인 시스템의 경량화, 소형화를 추구하기 위한 것이다.
최근 나노기술의 발전에 따라 시스템온칩의 전체적인 크기가 점점 줄고 있다.
도 1은 종래에 사용되고 있는 일반적인 시스템온칩의 전체적인 구성을 도시한 도면이다.
도 1에 도시한 것처럼, 종래의 시스템온칩(1)은 중앙 부분의 셀 영역(10)과 입출력 패드 영역(11)과 파워 라우팅 영역(12)으로 구별할 수 있다.
셀 영역(10)에는 시스템온칩의 주요회로가 배치되며, 입출력 패드 영역(11)에는 시스템온칩과 외부의 접속을 위한 입출력 패드가 배치된다.
파워 라우팅 영역(12)에는 회로의 각 부분으로 전원을 공급하기 위한 전력선이 고리 형태로 배치되며, 멀티 파워를 사용하는 최근 추세에서는 칩에서 차지하는 비중이 커지고 있다.
입출력 패드 영역(11)에는 입출력용 패드들이 배치되며, 각각의 패드는 ESD 드라이버(ESD-Driver), 프리 드라이버(Pre-Driver), 패드 제어 로직(PAD-Control-Logic)을 포함한다. 이때, ESD 드라이버는 외부로부터의 ESD(Electro-Static Discharge) 를 방지할 수 있도록 작동한다.
도 2는 도 1에 도시한 종래의 시스템온칩에 배치되는 입출력 패드(11)의 구조를 보다 상세히 도시한 구성예의 도면이다.
도 2에서 종래의 입출력 패드(11)를 구분하면, 프리 드라이버 영역(111), PMOS 드라이버 영역(112), NMOS 드라이버 영역(114)으로 구분될 수 있으며, PMOS 드라이버 영역과 NMOS 드라이버 영역의 사이의 더미 컬렉터 영역(Dummy Collector: 113)이 배치된다.
그러나, 시스템온칩의 전원접지, 시스템온칩과 외부 시스템 사이에서 신호의 입출력을 수행하기 위해 필수적인 입출력 패드(I/O PAD: 11)는 크기를 줄이는 데 기본적인 한계를 가지고 있다. 이러한 이유로 입출력 패드의 크기는 칩의 전체적인 크기를 줄이는데 장애 요소가 된다.
본 발명은 종래의 시스템온칩에서 사용하는 입출력 패드의 구성을 바꾸어, 시스템의 경량화, 소형화에 장애를 일으키는 입출력 패드의 구성요소를 분해하고, 이를 전체 시스템의 유휴 영역을 활용하여 나누어 재배치함으로써, 전체적인 시스템온칩의 경량화를 실현할 수 있도록 하는 기술을 제공하는 것을 과제로 한다.
전술한 기술적 과제를 해결하기 위한 수단으로서, 본 발명은 ESD 드라이버, 프리 드라이버 및 패드 제어 로직을 포함하는 시스템온칩의 입출력 패드 구성 방법에 있어서, ESD 드라이버와 프리 드라이버를 분리하여, 프리 드라이버를 파워 라우팅 메탈에 배치하는 것을 특징으로 하는 시스템온칩의 입출력 패드 및 입출력 패드의 구성 방법을 제공한다.
또한, 전술한 패드 제어 로직 역시 상기 파워 라우팅 메탈에 배치되도록 구성할 수 있다.
특히, 본 발명에 따른 전술한 시스템온칩의 패드 구성은 멀티 파워 구조를 사용하는 경우에 특히 바람직한 효과를 얻을 수 있다.
또한, 본 발명에 따른 전술한 시스템온칩의 패드 구성은 혼합형 디지털 아날로그 파워를 사용하는 경우 바람직한 효과를 얻을 수 있다.
또한, 본 발명에 따른 전술한 시스템온칩의 패드 구성은 외부와 내부에서 사용하는 전원 전력이 다른 경우 바람직한 효과를 얻을 수 있다.
이하 첨부된 도면을 참고하여 본 발명의 실시예에 따른 입출력 패드의 구성을 설명하도록 한다.
도 3은 본 발명에 따라 시스템온칩의 유휴 영역을 활용하여 입출력 패드의 구성 요소를 분리 재배치한 실시예의 구성 도면이다.
도 3에 도시한 것처럼, 본 발명에 따라 제공되는 시스템온칩(2)의 입출력 패드는 기능 별로 분리되어 기존 영역(21)과 신규 배치 영역(23)으로 분리 배치된다. 도 1의 경우와 달리 입출력 패드의 기능 일부가 새롭게 배치될 신규 배치 영역(23)은 시스템온칩(2)의 파워 라우팅 영역(22)이다.
시스템온칩의 파워 라우팅 영역(22)은 중앙부분에 배치되는 셀 영역(20)으로 전력을 공급하는 역할을 수행한다.
혼합형 디지털 아날로그 시스템(Mixed Digital Analog)의 경우에는 상호 간섭을 줄이기 위해 서로 다른 전원 전력을 사용하며, 이와 같은 이유로 멀티 파워(Multi-Power) 구조를 사용하는 시스템온칩의 경우에는 칩의 전체 면적에서 파워 라우팅 영역(22)이 차지하는 면적 비율이 더욱 높아지게 된다.
따라서, 파워 라우팅 영역(22)은 시스템온칩에서 많은 면적을 차지하는 반면 그 구성은 메탈 배선만이 필요할 뿐이므로 이 부분에 반도체 소자를 배치할 수 있다.
도 4는 본 발명에 따라 기존 영역(21) 및 신규 배치 영역(23)에 배치될 입출력 패드의 구성 예를 도시한 것이다.
도 4에 도시한 예처럼, 기존 영역(21)에는 PMOS 드라이버 영역(212), NMOS 드라이버 영역(214), 더미 컬렉터 영역(213) 등으로 구성되는 ESD 드라이버 및 관련 회로가 배치된다.
한편, 파워 라우팅 영역(22)에 새롭게 배치되는 신규 배치 영역(23)에는 프리 드라이버(231)가 배치된다. 반면, 신규 배치 영역(23)에는 기타의 패드 제어 로직이 배치될 수도 있다.
이 경우, 신규 영역에 배치될 프리 드라이버(231) 및 기타 패드 제어 로직에서 사용할 전원 전력은 파워 라우팅 영역에서 바로 공급될 수 있다. 이와 같이 하면, 배선의 길이가 짧아지게 되므로 전압 강하도 상대적으로 감소시킬 수 있다.
이상과 같이, 실시예를 중심으로 본 발명을 상세히 설명하였으나 본 발명은 전술한 실시예에 한정되지 않으며, 본 발명의 기술사상 범위 내에서 다양하게 변경 실시될 수 있다.
본 발명을 제공함에 따라 시스템온칩의 파워 라우팅 영역을 유용하게 이용하여 이 영역의 메탈에 패드의 구성 요소 중 적어도 일부를 배치함으로써, 전체적인 칩의 면적을 줄일 수 있게 되었다.
도 1은 종래의 시스템온칩의 구성을 도시한 도면,
도 2는 도 1의 종래의 시스템온칩에서 입출력 패드의 구성을 보다 구체적으로 도시한 도면,
도 3은 본 발명에 따른 시스템온칩의 구성 예를 도시한 도면, 그리고
도 4는 도 3에 도시한 시스템온칩에서 입출력 패드를 구분 배치하는 예를 도시한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
1, 2 : 시스템온칩
10, 20 : 셀 영역
11, 21 : 입출력 패드 영역
12, 22 : 파워 라우팅 영역
23 : 신규 배치 영역
111, 231 : 프리 드라이버 영역

Claims (6)

  1. ESD 드라이버, 프리 드라이버 및 패드 제어 로직을 포함하는 시스템온칩의 입출력 패드 구성 방법에 있어서,
    ESD 드라이버와 프리 드라이버를 분리하여, 프리 드라이버를 파워 라우팅 메탈에 배치하는 것을 특징으로 하는 시스템온칩의 입출력 패드 구성 방법.
  2. 제1항에 있어서,
    패드 제어 로직 역시 상기 파워 라우팅 메탈에 배치되는 것을 특징으로 하는 시스템온칩의 입출력 패드 구성 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 시스템온칩은 멀티 파워 구조를 사용하는 것을 특징으로 하는 시스템온칩의 입출력 패드 구성 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 시스템온칩은 혼합형 디지털 아날로그 파워를 사용하는 것을 특징으로 하는 시스템온칩의 입출력 패드 구성 방법.
  5. 제3항에 있어서,
    상기 시스템온칩은 혼합형 디지털 아날로그 파워를 사용하는 것을 특징으로 하는 시스템온칩의 입출력 패드 구성방법.
  6. 제1항 또는 제2항에 있어서,
    상기 시스템온칩은 외부와 내부에서 사용하는 전원 전력이 다른 것을 특징으로 하는 시스템온칩의 입출력 패드 구성방법.
KR1020040001945A 2004-01-12 2004-01-12 시스템온칩의 입출력 패드 구성 방법 KR101057750B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040001945A KR101057750B1 (ko) 2004-01-12 2004-01-12 시스템온칩의 입출력 패드 구성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040001945A KR101057750B1 (ko) 2004-01-12 2004-01-12 시스템온칩의 입출력 패드 구성 방법

Publications (2)

Publication Number Publication Date
KR20050073841A true KR20050073841A (ko) 2005-07-18
KR101057750B1 KR101057750B1 (ko) 2011-08-19

Family

ID=37262743

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040001945A KR101057750B1 (ko) 2004-01-12 2004-01-12 시스템온칩의 입출력 패드 구성 방법

Country Status (1)

Country Link
KR (1) KR101057750B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8732540B2 (en) 2010-05-14 2014-05-20 Samsung Electronics Co., Ltd. Semiconductor device having input/output wrappers, and a method of controlling the wrappers
KR20190007835A (ko) 2017-07-14 2019-01-23 (주)아이디알 가정용 진공포장기
KR20190024116A (ko) 2017-08-31 2019-03-08 (주)아이디알 가정용 진공포장기

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030025132A1 (en) 2001-07-24 2003-02-06 Tobey John D. Inputs and outputs for embedded field programmable gate array cores in application specific integrated circuits

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8732540B2 (en) 2010-05-14 2014-05-20 Samsung Electronics Co., Ltd. Semiconductor device having input/output wrappers, and a method of controlling the wrappers
KR20190007835A (ko) 2017-07-14 2019-01-23 (주)아이디알 가정용 진공포장기
KR20190024116A (ko) 2017-08-31 2019-03-08 (주)아이디알 가정용 진공포장기

Also Published As

Publication number Publication date
KR101057750B1 (ko) 2011-08-19

Similar Documents

Publication Publication Date Title
US8253481B2 (en) Semiconductor integrated circuit device
US7488995B2 (en) Semiconductor integrated circuit device and I/O cell for the same
US7543249B2 (en) Embedded switchable power ring
US20030094661A1 (en) Multi-threshold MIS integrated circuit device and circuit design method thereof
JPH04315313A (ja) 半導体集積回路
JPH05308136A (ja) マスタスライス集積回路
KR101057750B1 (ko) 시스템온칩의 입출력 패드 구성 방법
JP2005175489A (ja) 分離された電源リングを有する低電力半導体チップとその製造及び制御方法
JPH11145397A (ja) 半導体集積回路装置
JPH0629395A (ja) 半導体集積回路装置
JPH08125124A (ja) 半導体集積回路
US6897572B2 (en) Power ring architecture for embedded low drop off voltage regulators
JP2010245413A (ja) 半導体集積回路装置
US8304813B2 (en) Connection between an I/O region and the core region of an integrated circuit
JPS6182455A (ja) 半導体集積回路装置
US20060197208A1 (en) Chip-packaging with bonding options having a plurality of package substrates
JP2005129749A (ja) 信号分配用マクロセルを有する半導体装置
US20050285281A1 (en) Pad-limited integrated circuit
JPS59149033A (ja) 半導体集積回路装置
JP2001332692A (ja) 多電源半導体装置
JP2001077230A (ja) リードフレーム及びそれを用いた半導体装置実装体
KR930004297B1 (ko) Cmos 집적회로의 입출력 겸용 셀
JPS6380622A (ja) 半導体集積回路装置
KR100273249B1 (ko) 양전원전압 출력장치
JPH11330142A (ja) ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ ）及びＬＳＩへの電源供給方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150716

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160718

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170719

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180717

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190716

Year of fee payment: 9