JPH065693B2 - スタンダードセル方式集積回路 - Google Patents
スタンダードセル方式集積回路Info
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- JPH065693B2 JPH065693B2 JP62267288A JP26728887A JPH065693B2 JP H065693 B2 JPH065693 B2 JP H065693B2 JP 62267288 A JP62267288 A JP 62267288A JP 26728887 A JP26728887 A JP 26728887A JP H065693 B2 JPH065693 B2 JP H065693B2
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- Japan
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- integrated circuit
- latch
- standard cell
- chip
- input
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/0554—External layer
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- H01L2224/05552—Shape in top view
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-
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路に関し、特にスタンダードセル方式に
よる集積回路に関する。
よる集積回路に関する。
スタンダードセル方式によるチップレイアウトでは、ゲ
ートアレーのようにマスター基板上にできる限り多くの
素子を配置しその範囲内で所望の論理を構成するのと異
なり、所望の論理構成に必要な素子しか配置しない。こ
のため、スタンダードセル方式のチップでは内部機能構
成に必要なスペースの外周に配置する入出力バッファの
数が相対的に少ないと入出力バッファの間にすき間（空
所）が生じる。そして、従来、この空所にはチップ周囲
を回って電源配線が布設される以外には、特にパタン形
成が行なわれることがなかった。
ートアレーのようにマスター基板上にできる限り多くの
素子を配置しその範囲内で所望の論理を構成するのと異
なり、所望の論理構成に必要な素子しか配置しない。こ
のため、スタンダードセル方式のチップでは内部機能構
成に必要なスペースの外周に配置する入出力バッファの
数が相対的に少ないと入出力バッファの間にすき間（空
所）が生じる。そして、従来、この空所にはチップ周囲
を回って電源配線が布設される以外には、特にパタン形
成が行なわれることがなかった。
しかし、上述した従来のスタンダードセル方式集積回路
は、ＣＭＯＳバッファを含む入出力ブロック間に、隙間
（空所）があると、外部からサージ入力があった場合に
生ずるラッチアップに対し、その誘因となるチップ基板
に流れ込んだキャリアを吸収する部分（ラッチアップ防
止機構）がゲートアレーに比して少なくなるため、ラッ
チアップ耐量がゲートアレー方式集積回路よりも劣る、
という欠点があった。
は、ＣＭＯＳバッファを含む入出力ブロック間に、隙間
（空所）があると、外部からサージ入力があった場合に
生ずるラッチアップに対し、その誘因となるチップ基板
に流れ込んだキャリアを吸収する部分（ラッチアップ防
止機構）がゲートアレーに比して少なくなるため、ラッ
チアップ耐量がゲートアレー方式集積回路よりも劣る、
という欠点があった。
第３図は従来のスタンダードセル方式集積回路のチップ
レイアウトの模式図、第４図はゲートアレー方式集積回
路のチップレイアウトの模式図、第５図はＣＭＯＳ入出
力ブロック部の断面図である。
レイアウトの模式図、第４図はゲートアレー方式集積回
路のチップレイアウトの模式図、第５図はＣＭＯＳ入出
力ブロック部の断面図である。
外部端子（図示せず）を経由して入出力バッファのＰチ
ャンネルトランジスタ７のソースのＰ＋領域１０３に流
れ込んだ電流はＮウェル１０２とＰ型Ｓｉ基板１０１と
でなる寄生ＰＮＰトランジスタＱｐを起動することがあ
り、このＰＮＰトランジスタＱｐのコレクタ電流は最低
電位の方向に、平面的な抵抗分布に従ってチップ基板電
流となって発散する。この時、同電流を吸い上げるラッ
チアップ防止機構のＰ＋領域１０４（ＧＮＤ配線に接続
されたＡｌ電極にコンタクトしている）がゲートアレー
のようにＱＰの近傍にあればそれより先に発散する電流
は減少するが、スタンダードーセル方式のように入出力
ブロックの空所９があると、遠方にまで大きな電流が到
達し易く寄生ＮＰＮトランジスタＱｎのエミッタベース
間電流を上昇させてサイリスタ構造による動作を生じ易
くする。すなわちラッチアップがより生じ易くなる。
ャンネルトランジスタ７のソースのＰ＋領域１０３に流
れ込んだ電流はＮウェル１０２とＰ型Ｓｉ基板１０１と
でなる寄生ＰＮＰトランジスタＱｐを起動することがあ
り、このＰＮＰトランジスタＱｐのコレクタ電流は最低
電位の方向に、平面的な抵抗分布に従ってチップ基板電
流となって発散する。この時、同電流を吸い上げるラッ
チアップ防止機構のＰ＋領域１０４（ＧＮＤ配線に接続
されたＡｌ電極にコンタクトしている）がゲートアレー
のようにＱＰの近傍にあればそれより先に発散する電流
は減少するが、スタンダードーセル方式のように入出力
ブロックの空所９があると、遠方にまで大きな電流が到
達し易く寄生ＮＰＮトランジスタＱｎのエミッタベース
間電流を上昇させてサイリスタ構造による動作を生じ易
くする。すなわちラッチアップがより生じ易くなる。
本発明のスタンダードセル方式集積回路は、内部論理領
域の外周に複数のＣＭＯＳバッファを含む入出力ブロッ
クを配置したチップを有するスタンダードセル方式集積
回路において、前記入出力ブロックの空所にラッチアッ
プ防止ブロックが挿入されているというものである。
域の外周に複数のＣＭＯＳバッファを含む入出力ブロッ
クを配置したチップを有するスタンダードセル方式集積
回路において、前記入出力ブロックの空所にラッチアッ
プ防止ブロックが挿入されているというものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）は本発明の第１の実施例のチップレイアウ
トの模式図、第１図（ｂ）は第１図（ａ）のラッチアッ
プ防止ブロック部の平面図、第１図（ｃ）は第１図
（ｂ）のＡ−Ａ′断面図である。
トの模式図、第１図（ｂ）は第１図（ａ）のラッチアッ
プ防止ブロック部の平面図、第１図（ｃ）は第１図
（ｂ）のＡ−Ａ′断面図である。
この実施例は、内部論理領域の外周に複数の入出力ブロ
ック３を配置したチップ１を有するスタンダードセル方
式集積回路において、入出力ブロック３の空所にラッチ
アップ防止ブロック１０が挿入されているというもので
ある。
ック３を配置したチップ１を有するスタンダードセル方
式集積回路において、入出力ブロック３の空所にラッチ
アップ防止ブロック１０が挿入されているというもので
ある。
このラッチアップ防止ブロック１０内には、チップ基板
コンタクト配線５′，６′が平行に置かれる。そうし
て、チップ基板コンタクト配線５′，６′は、それぞれ
ＧＮＤ電位のＡｌ電極１０５，１０７とその下方のＰ＋
領域１０４，１０６及び両者を接続するための接続用開
孔１０９，１１０によりなっている。
コンタクト配線５′，６′が平行に置かれる。そうし
て、チップ基板コンタクト配線５′，６′は、それぞれ
ＧＮＤ電位のＡｌ電極１０５，１０７とその下方のＰ＋
領域１０４，１０６及び両者を接続するための接続用開
孔１０９，１１０によりなっている。
ラッチアップ防止用のチップ基板コンタクト配線５，
５′，６，６′についてはゲートアレー方式集積回路と
同じパターンレイアウトを有しているので、ラッチアッ
プ耐量もゲートアレー方式集積回路と同等になる。
５′，６，６′についてはゲートアレー方式集積回路と
同じパターンレイアウトを有しているので、ラッチアッ
プ耐量もゲートアレー方式集積回路と同等になる。
第２図は本発明の第２の実施例のチップレイアウトの模
式図である。
式図である。
この実施例は、入出力ブロックの空所のうち、入出力ブ
ロック３に隣接する空所（１０′）にのみ、ラッチアッ
プ防止ブロック１０′を配置して、入出力ブロック３の
Ｐチャンネルトランジスタの周囲をチップ基板コンタク
ト配線がとり囲むようにコの字状のチップ基板コンタク
ト配線１１を設け、５，６に接続してある。
ロック３に隣接する空所（１０′）にのみ、ラッチアッ
プ防止ブロック１０′を配置して、入出力ブロック３の
Ｐチャンネルトランジスタの周囲をチップ基板コンタク
ト配線がとり囲むようにコの字状のチップ基板コンタク
ト配線１１を設け、５，６に接続してある。
なお、チップ基板コンタクト配線１１は、第１の実施例
と同様にＡｌ電極、接続用開孔、Ｐ＋領域の組からなっ
ている。
と同様にＡｌ電極、接続用開孔、Ｐ＋領域の組からなっ
ている。
この実施例はラッチアップ防止ブロックの数が少なくて
すむのでレイアウト設計が簡単になる利点がある。
すむのでレイアウト設計が簡単になる利点がある。
なお、ラッチアップ防止ブロック内のチップ基板コンタ
クト配線は、必ずしも本体のチップ基板コンタクト配線
と接続する必要はなく、他の適当な手段によってＧＮＤ
電位のような一定電位端子に接続しておいてもよい。
クト配線は、必ずしも本体のチップ基板コンタクト配線
と接続する必要はなく、他の適当な手段によってＧＮＤ
電位のような一定電位端子に接続しておいてもよい。
以上説明したように本発明は、入出力ブロック空所をそ
のまま放置することなく、チップ基板をＧＮＤ電位に保
つためのチップ基板コンタクト配線等のラッチアップ防
止手段を配置するラッチアップ防止ブロックを挿入する
ことにより、スタンダードセル方式集積回路のラッチア
ップ耐量が改善される効果がある。
のまま放置することなく、チップ基板をＧＮＤ電位に保
つためのチップ基板コンタクト配線等のラッチアップ防
止手段を配置するラッチアップ防止ブロックを挿入する
ことにより、スタンダードセル方式集積回路のラッチア
ップ耐量が改善される効果がある。
尚、以上の説明では、ラッチアップ耐量低下防止手段と
してチップ基板コンタクト配線のみについてふれたが、
これ以外の方法、例えば最高電位に接続したＮウェル領
域を並設するなどの従来技術が本発明に従って入出力ブ
ロックの空所に配置されても良い。
してチップ基板コンタクト配線のみについてふれたが、
これ以外の方法、例えば最高電位に接続したＮウェル領
域を並設するなどの従来技術が本発明に従って入出力ブ
ロックの空所に配置されても良い。
第１図（ａ）は本発明の第１の実施例のチップレイアウ
トの模式図、第１図（ｂ）は第１図（ａ）のラッチアッ
プ防止ブロック部の平面図、第１図（ｃ）は第１図
（ｂ）のＡ−Ａ′線断面図、第２図は第２の実施例のチ
ップレイアウトの模式図、第３図は従来例のチップレイ
アウトの模式図、第４図はゲートアレー方式集積回路の
チップレイアウトの模式図、第５図はＣＭＯＳ入出力ブ
ロック部の断面図である。 １…チップ、２…内部論理領域、３…入出力ブロック、
４…ボンディングパッド、５，５′，６，６′…チップ
基板コンタクト配線、７…Ｐチャンネルトランジスタ、
８…Ｎチャンネルトランジスタ、９…入出力ブロックの
空所、１０，１０′…ラッチアップ防止ブロック、１１
…チップ基板コンタクト配線、１０１…Ｐ型Ｓｉ基板、
１０２…Ｎウェル、１０３，１０４…Ｐ＋領域、１０５
…Ａｌ電極、１０６…Ｐ＋領域、１０７…Ａｌ電極、１
０８…Ｎ＋領域。
トの模式図、第１図（ｂ）は第１図（ａ）のラッチアッ
プ防止ブロック部の平面図、第１図（ｃ）は第１図
（ｂ）のＡ−Ａ′線断面図、第２図は第２の実施例のチ
ップレイアウトの模式図、第３図は従来例のチップレイ
アウトの模式図、第４図はゲートアレー方式集積回路の
チップレイアウトの模式図、第５図はＣＭＯＳ入出力ブ
ロック部の断面図である。 １…チップ、２…内部論理領域、３…入出力ブロック、
４…ボンディングパッド、５，５′，６，６′…チップ
基板コンタクト配線、７…Ｐチャンネルトランジスタ、
８…Ｎチャンネルトランジスタ、９…入出力ブロックの
空所、１０，１０′…ラッチアップ防止ブロック、１１
…チップ基板コンタクト配線、１０１…Ｐ型Ｓｉ基板、
１０２…Ｎウェル、１０３，１０４…Ｐ＋領域、１０５
…Ａｌ電極、１０６…Ｐ＋領域、１０７…Ａｌ電極、１
０８…Ｎ＋領域。
Claims (1)
- 【請求項１】内部論理領域の外周に複数のＣＭＯＳバッ
ファを含む入出力ブロックを配置したチップを有するス
タンダードセル方式集積回路において、前記入出力ブロ
ックの空所にラッチアップ防止ブロックが挿入されてい
ることを特徴とするスタンダードセル方式集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267288A JPH065693B2 (ja) | 1987-10-21 | 1987-10-21 | スタンダードセル方式集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267288A JPH065693B2 (ja) | 1987-10-21 | 1987-10-21 | スタンダードセル方式集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01108743A JPH01108743A (ja) | 1989-04-26 |
| JPH065693B2 true JPH065693B2 (ja) | 1994-01-19 |
Family
ID=17442748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62267288A Expired - Lifetime JPH065693B2 (ja) | 1987-10-21 | 1987-10-21 | スタンダードセル方式集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065693B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7891893B2 (en) | 2006-06-29 | 2011-02-22 | Toshiba Tec Kabushiki Kaisha | Printing apparatus including plural printheads and a drive mechanism for the platen rollers |
-
1987
- 1987-10-21 JP JP62267288A patent/JPH065693B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01108743A (ja) | 1989-04-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
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