JPH07169840A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07169840A JPH07169840A JP5314625A JP31462593A JPH07169840A JP H07169840 A JPH07169840 A JP H07169840A JP 5314625 A JP5314625 A JP 5314625A JP 31462593 A JP31462593 A JP 31462593A JP H07169840 A JPH07169840 A JP H07169840A
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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Abstract
トにおいて、信号線領域を有効に活用し、チップサイズ
を縮小する。 【構成】 一つの半導体素子ブロックを、P型トランジ
スタとN型トランジスタからなる素子領域を1つのまと
まりとして、電源、グランド配線4,5下に第1の素子
領域1、信号線6群の配線層の下に第2の素子領域2と
して2段に配置する。また、信号線6群の間に、電源又
はグランド配線8を配置して第2の素子領域2に十分な
電位を供給する。
Description
ランド配線を有する多層配線プロセスの半導体装置に関
し、特に、信号線群の下に素子ブロックを配置した半導
体装置に関する。
をコントロールする周辺回路を素子領域と信号線領域と
に分離して配置するバスライン方式を採用してきた。こ
のバスライン方式においては、レイアウトが容易である
という利点がある。しかしながら、半導体集積回路(I
C)の多機能化に伴い、素子ブロック数が増加してい
る。そこで、チップサイズの増大を抑えるため、多層配
線プロセスの半導体ICでは、一部の機能の素子ブロッ
クを、図4に示す様に、信号線の下に配置することで対
処してきた。
延在しており、第2配線層は左右横方向に延在してい
る。素子領域の素子間接続等は第1配線層のみで行って
いる。素子領域9は、第2配線層によるグランド(電
源)配線4と、第2配線層による電源(グランド)配線
5の下に配置され、安定した電源、グランド電位が供給
される。素子領域10は、第2配線層による信号線6の
下に配置され、グランド(電源)電位は第2配線層によ
るグランド(電源)配線4にコンタクト孔7によって接
続された、第1配線層による引き出し配線3によって供
給される。ここで、信号配線下の素子領域10には、独
立した素子ブロックが配置される。
号公報には、同相の信号を伝達する信号配線をまとめて
群にし、互いに逆相の信号を伝達する信号配線群間の間
隔を同一群内の信号配線のそれよりも広くすることで、
限られたスペース内で最適のレイアウトを実現でき、回
路の誤動作を防ぐことができる「バスライン方式半導体
記憶装置」が開示されている。
導体装置では、信号配線領域に独立した素子ブロックが
配置されている。このため、信号線から素子ブロックへ
の入出力配線が複雑になり、信号線領域を有効に使うこ
とができないという問題点を有していた。
効に使うことができる半導体装置を提供することにあ
る。
に関する技術を開示するのみで、素子ブロックをどのよ
うに配置するかについての記載はない。
半導体素子ブロックを、P型トランジスタとN型トラン
ジスタとからなる素子領域を1つのまとまりとした第1
の素子領域と第2の素子領域との2段にレイアウトし、
第1の素子領域を電源、グランドの配線層の下に、第2
の素子領域を信号線群の配線層の下に配置することを特
徴とする。
間に、第1の素子領域上の電源・グランド配線のうち信
号線群側と反対側に配置してある配線と同電位の配線を
配置することが好ましい。
を、電源・グランド配線下の第1の素子領域と、信号線
群の配線層の下の第2の素子領域とに、2段に配置して
いる。これにより、信号線領域を有効に使うことができ
る。
説明する。
よる半導体装置について説明する。図1において、第1
配線層は上下縦方向に延在しており、第2配線層は左右
横方向に延在している。素子領域の素子間接続等は第1
配線層のみで行っている。
ランド(電源)配線4と、第2配線層による電源(グラ
ンド)配線5の下に配置され、安定した電源、グランド
電位が供給される。
号線6の下に配置され、グランド(電源)電位は第2配
線層によるグランド(電源)配線4にコンタクト孔7に
よって接続された、第1配線層による引き出し配線3に
よって供給される。
一つの素子ブロック中の素子群を2つに分けたもので、
第1の素子領域1には、この素子ブロック中の大容量配
線を駆動する大きなサイズの素子を主に配置し、第2の
素子領域2には、遅延素子等の小さなサイズの素子を配
置するレイアウトである。
子領域1と第2の素子領域2との隣には、別の素子ブロ
ックが配置される。また、第1の素子領域1と第2の素
子領域2の接する側には、通常、それぞれ同型の半導体
素子を配置する。
効に活用して、チップサイズを縮小することができる。
による半導体装置は、第1の実施例のものにおいて、第
2配線層による信号線6の下の第2の素子領域2に供給
されるグランド(電源)電位を、信号線群の間に配置し
た第2配線層によるグランド(電源)配線8から安定な
電位を供給することができるレイアウトである。
は、素子ブロック群の端で主グランド配線と太い第1配
線層により接続することはレイアウト上可能であり、各
々の素子領域横で第1配線層によって引き出すより、効
率的である。また、第2配線層によるグランド(電源)
配線8を配置することによるチップサイズの増大より
も、この効果の方が非常に大きい。
による半導体装置は、信号線群を挟んで素子領域が両側
に配置される場合に、上記第2の実施例を使用したレイ
アウト例である。
素子ブロックを、P型トランジスタとN型トランジスタ
からなる素子領域を1つのまとまりとして2段にレイア
ウトされた電源、グランド配線層の下の第1の素子領域
と、信号線群の配線層の下に配置された第2の素子領
域、信号線群の間に配置された電源又はグランド配線を
有しているので、信号線領域を有効に活用し、チップサ
イズの縮小ができるという効果を有する。
を示す配置図である。
を示す配置図である。
を示す配置図である。
Claims (3)
- 【請求項1】 半導体素子ブロックを、P型トランジス
タとN型トランジスタからなる素子領域を1つのまとま
りとした第1の素子領域と第2の素子領域との2段にレ
イアウトし、前記第1の素子領域は、電源、グランドの
配線層の下に、前記第2の素子領域は、信号線群の配線
層の下に配置することを特徴とする半導体装置。 - 【請求項2】 前記信号線群の間に、第1の素子領域上
の電源・グランド配線のうち信号線群側と反対側に配置
してある配線と同電位の配線を配置することを特徴とす
る請求項1記載の半導体装置。 - 【請求項3】 前記第1の素子領域に前記半導体素子ブ
ロック中の主に大容量配線を駆動する大きなサイズの素
子を、前記第2の素子領域に、前記半導体素子ブロック
中の小さなサイズの素子を配置することを特徴とする請
求項1又は2記載の半導体装置。
Priority Applications (4)
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JP2876963B2 JP2876963B2 (ja) | 1999-03-31 |
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- 1994-12-14 KR KR1019940034217A patent/KR100206080B1/ko not_active IP Right Cessation
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