JP2575180B2 - 半導体集積回路のレイアウト方法及び半導体集積回路 - Google Patents
半導体集積回路のレイアウト方法及び半導体集積回路Info
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- JP2575180B2 JP2575180B2 JP12381988A JP12381988A JP2575180B2 JP 2575180 B2 JP2575180 B2 JP 2575180B2 JP 12381988 A JP12381988 A JP 12381988A JP 12381988 A JP12381988 A JP 12381988A JP 2575180 B2 JP2575180 B2 JP 2575180B2
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- semiconductor integrated
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路さらにはそのレイアウト技術
に関し、例えばビィルディングブロック型スタンダード
セル方式の半導体集積回路やそのレイアウト方式に適用
して有効な技術に関するものである。
に関し、例えばビィルディングブロック型スタンダード
セル方式の半導体集積回路やそのレイアウト方式に適用
して有効な技術に関するものである。
半導体集積回路の設計効率や基本回路セルに対する汎
用性の向上を企図する手段の１つとして半導体集積回路
におけるスタンダードセル方式がある。
用性の向上を企図する手段の１つとして半導体集積回路
におけるスタンダードセル方式がある。
従来このスタンダードセル方式においては、単純な論
理ゲートやフリップフロップのような論理機能を有する
最小単位の基本セルを予めライブラリに登録し、要求仕
様に応じてそのライブラリに登録されている基本セルを
組合せて様々な論理機能を備えた半導体集積回路を形成
する。
理ゲートやフリップフロップのような論理機能を有する
最小単位の基本セルを予めライブラリに登録し、要求仕
様に応じてそのライブラリに登録されている基本セルを
組合せて様々な論理機能を備えた半導体集積回路を形成
する。
本発明者は、特にLSI規模のように比較的大規模な論
理を備えたメガセルについて検討したところ、当該メガ
セルはその論理規模などに応じて大きさや形がまちまち
であり、また、その信号端子もメガセルの４辺に分散さ
れている。したがって、論理的に関係の深い端子を相互
に近接させるような向き及び配置でメガセル相互をレイ
アウトして、配線長や配線容量の増大を防いで、LSIの
信頼性向上とチップ面積の縮小を図る必要のあることを
見出した。
理を備えたメガセルについて検討したところ、当該メガ
セルはその論理規模などに応じて大きさや形がまちまち
であり、また、その信号端子もメガセルの４辺に分散さ
れている。したがって、論理的に関係の深い端子を相互
に近接させるような向き及び配置でメガセル相互をレイ
アウトして、配線長や配線容量の増大を防いで、LSIの
信頼性向上とチップ面積の縮小を図る必要のあることを
見出した。
尚、スタンダードセル方式について記載された文献の
例としては1985年９月９日に日経マグロウヒル社発行の
「日経エレクトロニクス」P165〜P192がある。
例としては1985年９月９日に日経マグロウヒル社発行の
「日経エレクトロニクス」P165〜P192がある。
しかしながら、メガセルはその論理規模が大きいこと
から論理的に関係の深い端子を全て近接させて複数のメ
ガセルをレイアウトすることは現実的に不可能であり、
メガセル相互間の信号配線の中にはメガセルを迂回して
配線しなければならなくなるものが少なからずあり、信
号の伝播遅延によるLSIの信頼性低下、さらにはチップ
面積を増大させてしまう。
から論理的に関係の深い端子を全て近接させて複数のメ
ガセルをレイアウトすることは現実的に不可能であり、
メガセル相互間の信号配線の中にはメガセルを迂回して
配線しなければならなくなるものが少なからずあり、信
号の伝播遅延によるLSIの信頼性低下、さらにはチップ
面積を増大させてしまう。
本発明の目的は、メガセル相互間の配線効率を効率を
向上させることができると共に、機能上の信頼性の向上
さらにはチップ面積増大を抑えることができる半導体集
積回路のレイアウト方式を提供することにある。
向上させることができると共に、機能上の信頼性の向上
さらにはチップ面積増大を抑えることができる半導体集
積回路のレイアウト方式を提供することにある。
更に本発明の別の目的は、機能上高い信頼性を持つと
共に無用に長い信号配線に起因するチップ面積の増大を
抑えた、スタンダードセル方式によって形成される半導
体集積回路を提供することである。
共に無用に長い信号配線に起因するチップ面積の増大を
抑えた、スタンダードセル方式によって形成される半導
体集積回路を提供することである。
本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述及び添付図面から明らかになるであ
ろう。
は、本明細書の記述及び添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。
要を簡単に説明すれば下記の通りである。
すなわち、ビィルディングブロック型スタンダードセ
ル方式に適用されるようなメガセルの内部に配置された
所定の電極配線をそのメガセルの複数辺から取り出せる
ように、その所定の電極配線に電気的に接続された端子
をそのメガセルの複数辺に重複配置するレイアウト方式
を採用し、その場合に、複数辺に重複配置した端子の中
から相互に最短距離を採る端子を選択的に用いてメガセ
ル相互間の配線を行うようにして半導体集積回路を形成
するものである。
ル方式に適用されるようなメガセルの内部に配置された
所定の電極配線をそのメガセルの複数辺から取り出せる
ように、その所定の電極配線に電気的に接続された端子
をそのメガセルの複数辺に重複配置するレイアウト方式
を採用し、その場合に、複数辺に重複配置した端子の中
から相互に最短距離を採る端子を選択的に用いてメガセ
ル相互間の配線を行うようにして半導体集積回路を形成
するものである。
上記した手段によれば、メガセル相互間の配線におい
て、メガセルを迂回するような無用に長大な信号配線が
なくなり、その際に論理的に関係の深いメガセル相互間
の端子を近接させて複数のメガセルの向きを決定すると
いうようなレイアウト上特別な考慮を払う必要はなく、
これによって、メガセル相互間の信号伝播遅延によるLS
Iの信号性低下やチップ面積の増大を抑制するものであ
る。
て、メガセルを迂回するような無用に長大な信号配線が
なくなり、その際に論理的に関係の深いメガセル相互間
の端子を近接させて複数のメガセルの向きを決定すると
いうようなレイアウト上特別な考慮を払う必要はなく、
これによって、メガセル相互間の信号伝播遅延によるLS
Iの信号性低下やチップ面積の増大を抑制するものであ
る。
第１図は本発明の一実施例である半導体集積回路の部
分的なレイアウト図である。同図に示される半導体集積
回路は、特に制限されないが、ビィルディングブロック
型スタンダードセル方式によって１つの半導体基板に形
成される。
分的なレイアウト図である。同図に示される半導体集積
回路は、特に制限されないが、ビィルディングブロック
型スタンダードセル方式によって１つの半導体基板に形
成される。
第１図は複数の標準セルを組合せて成る３つのメガセ
ル1,2,3が代表的に示されている。各メガセル1,2,3は、
特に制限されないが、単純な論理ゲートやフリップフロ
ップのような論理機能を有する最小単位の基本セルを組
合せて成る、マイクロプロセッサやダイレクト・メモリ
・アクセス・コントローラ、さらにはバスコントロー
ラ、メモリ（RAM,ROM,EPROM,EEPROM）LCD、A/Dコンバー
タ、OPアンプのような大規模論理セルとされる。
ル1,2,3が代表的に示されている。各メガセル1,2,3は、
特に制限されないが、単純な論理ゲートやフリップフロ
ップのような論理機能を有する最小単位の基本セルを組
合せて成る、マイクロプロセッサやダイレクト・メモリ
・アクセス・コントローラ、さらにはバスコントロー
ラ、メモリ（RAM,ROM,EPROM,EEPROM）LCD、A/Dコンバー
タ、OPアンプのような大規模論理セルとされる。
例えば内部構成が詳細に示されているメガセル１は、
特に制限されないが、５つのセルブロックSB1〜SB5を含
む。各セルブロックSB1〜SB5は、当該メガセル１の内部
において、代表的に示された内部信号配線（所定の電極
配線）ISPa〜ISPcによって結合されている。この内部信
号配線ISPa〜ISPcは、データ信号配線、アドレス信号配
線、制御信号配線などとされる。
特に制限されないが、５つのセルブロックSB1〜SB5を含
む。各セルブロックSB1〜SB5は、当該メガセル１の内部
において、代表的に示された内部信号配線（所定の電極
配線）ISPa〜ISPcによって結合されている。この内部信
号配線ISPa〜ISPcは、データ信号配線、アドレス信号配
線、制御信号配線などとされる。
メガセル１において、代表的に示された内部信号配線
ISPa〜ISPcをその他のメガセルと結合するための端子
は、当該メガセル１の領域を規定する矩形領域の複数辺
に重複配置される。第１図に従えば、信号配線ISPaに関
してはメガセル３の３辺に端子Pa1〜Pa3が設けられ、信
号配線ISPbに関してはメガセル３の３辺に端子Pb1〜Pb3
が設けられ、そして信号配線ISPcに関してはメガセル３
の３辺に端子Pc1〜Pc3が設けられる。
ISPa〜ISPcをその他のメガセルと結合するための端子
は、当該メガセル１の領域を規定する矩形領域の複数辺
に重複配置される。第１図に従えば、信号配線ISPaに関
してはメガセル３の３辺に端子Pa1〜Pa3が設けられ、信
号配線ISPbに関してはメガセル３の３辺に端子Pb1〜Pb3
が設けられ、そして信号配線ISPcに関してはメガセル３
の３辺に端子Pc1〜Pc3が設けられる。
その他のメガセル2,3も上記メガセル１と同様に、そ
の入力端子や出力端子はメガセルの複数辺に重複配置さ
れている。
の入力端子や出力端子はメガセルの複数辺に重複配置さ
れている。
このような端子構成を有する複数のメガセル１〜３を
所望の論理構成に従って相互に結合するための配線チャ
ネルにおける信号線の配線は、各メガセルの複数辺に重
複配置した端子の中から相互に最短距離を採る端子を選
択的に用いて行われる。例えば、メガセル２における端
子Paをメガセル１の内部信号配線ISPaに結合すべき場合
には、当該端子Paを、これに最も近接する端子Pa3に結
合する。また、メガセル２における端子Pbをメガセル１
の内部信号配線ISPbに結合すべき場合には、当該端子Pb
を、これに最も近接する端子Pb3に結合する。また、メ
ガセル３における端子Pcをメガセル１の内部信号配線IS
Pcに結合すべき場合には、当該端子Pcを、これに最も近
接する端子Pc2に結合する。
所望の論理構成に従って相互に結合するための配線チャ
ネルにおける信号線の配線は、各メガセルの複数辺に重
複配置した端子の中から相互に最短距離を採る端子を選
択的に用いて行われる。例えば、メガセル２における端
子Paをメガセル１の内部信号配線ISPaに結合すべき場合
には、当該端子Paを、これに最も近接する端子Pa3に結
合する。また、メガセル２における端子Pbをメガセル１
の内部信号配線ISPbに結合すべき場合には、当該端子Pb
を、これに最も近接する端子Pb3に結合する。また、メ
ガセル３における端子Pcをメガセル１の内部信号配線IS
Pcに結合すべき場合には、当該端子Pcを、これに最も近
接する端子Pc2に結合する。
仮に、内部信号配線ISPa〜ISPcに関する端子が従来の
ように当該メガセル領域の１辺に対応する位置の端子Pa
1,Pb1,Pc1だけであるとするなら、破線で示されるよう
にメガセル１を迂回するような長大な信号配線を信号配
線チャネルに形成しなければならなくなる。
ように当該メガセル領域の１辺に対応する位置の端子Pa
1,Pb1,Pc1だけであるとするなら、破線で示されるよう
にメガセル１を迂回するような長大な信号配線を信号配
線チャネルに形成しなければならなくなる。
上記実施例によれば以下の作用効果を得るものであ
る。
る。
（１）メガセル１〜３の入力端子や出力端子をそのメガ
セルの複数辺に重複配置しておくことにより、メガセル
相互間の信号配線の長さを簡単に最短にすることができ
る。
セルの複数辺に重複配置しておくことにより、メガセル
相互間の信号配線の長さを簡単に最短にすることができ
る。
（２）上記作用効果より、メガセル間の信号伝播遅延を
最小限に抑えることができて、半導体集積回路の信頼性
を向上させることができる。さらに、メガセルを相互に
結合するための配線領域も小さくされるため、チップ面
積を縮小することができる。
最小限に抑えることができて、半導体集積回路の信頼性
を向上させることができる。さらに、メガセルを相互に
結合するための配線領域も小さくされるため、チップ面
積を縮小することができる。
（３）上記作用効果（２）より、ビィルディングブロッ
ク型スタンダードセル方式によって半導体集積回路を得
るに際して、設計効率さらには配線効率を向上させるこ
とができる。しかも、メガセル自体をも標準的なセルと
してライブラリに登録し、これを汎用利用し易くなる。
ク型スタンダードセル方式によって半導体集積回路を得
るに際して、設計効率さらには配線効率を向上させるこ
とができる。しかも、メガセル自体をも標準的なセルと
してライブラリに登録し、これを汎用利用し易くなる。
以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明は上記実施例に限定され
ずその要旨を逸脱しない範囲において種々変更可能であ
ることは言うまでもない。
て具体的に説明したが、本発明は上記実施例に限定され
ずその要旨を逸脱しない範囲において種々変更可能であ
ることは言うまでもない。
例えば、上記実施例ではメガセルの入力端子や出力端
子を３辺に重複的に設けたが、メガセルの大きさや形状
に応じて２辺或いは４辺などに重複的に設けてもよい。
子を３辺に重複的に設けたが、メガセルの大きさや形状
に応じて２辺或いは４辺などに重複的に設けてもよい。
以上の説明では主として本発明者によってなされた発
明をビィルディングブロック型スタンダードセル方式に
適用した場合について説明したが、本発明はそれに限定
されるものではなく、メガセルを組合せて半導体集積回
路を形成する設計手法を採用する種々の半導体集積回路
技術に適用することができる。本発明は、少なくとも複
数の標準セルを組合せて成るメガセルを結果的に用いる
条件のものに適用することができる。
明をビィルディングブロック型スタンダードセル方式に
適用した場合について説明したが、本発明はそれに限定
されるものではなく、メガセルを組合せて半導体集積回
路を形成する設計手法を採用する種々の半導体集積回路
技術に適用することができる。本発明は、少なくとも複
数の標準セルを組合せて成るメガセルを結果的に用いる
条件のものに適用することができる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。
って得られる効果を簡単に説明すれば、下記の通りであ
る。
すなわち、メガセルの内部に配置された所定の電極配
線を、そのメガセルの複数辺から取り出せるように、そ
の所定の電極配線に電気的に接続された端子をそのメガ
セルの複数辺に重複配置しておくことにより、メガセル
相互間の配線においてメガセルを迂回するような無用に
長大な信号配線がなくなり、その際に論理的に関係の深
いメガセル相互間の端子を近接させ得る向きで複数のメ
ガセルをレイアウトするような特別な考慮を払うことな
く、メガセル相互間の信号伝播遅延によるLSIの信頼性
低下やチップ面積の増大を簡単に抑制することができる
という効果がある。
線を、そのメガセルの複数辺から取り出せるように、そ
の所定の電極配線に電気的に接続された端子をそのメガ
セルの複数辺に重複配置しておくことにより、メガセル
相互間の配線においてメガセルを迂回するような無用に
長大な信号配線がなくなり、その際に論理的に関係の深
いメガセル相互間の端子を近接させ得る向きで複数のメ
ガセルをレイアウトするような特別な考慮を払うことな
く、メガセル相互間の信号伝播遅延によるLSIの信頼性
低下やチップ面積の増大を簡単に抑制することができる
という効果がある。
第１図は本発明の一実施例である半導体集積回路の部分
的なレイアウト図である。 １〜３……メガセル、SB1〜SB5……セルブロック、ISPa
〜ISPc……内部信号配線、Pa1〜Pa3……メガセル１の端
子、Pb1〜Pb3……メガセル１の端子、Pc1〜Pc3……メガ
セル１の端子、Pa,Pb……メガセル２の端子、Pc……メ
ガセル３の端子。
的なレイアウト図である。 １〜３……メガセル、SB1〜SB5……セルブロック、ISPa
〜ISPc……内部信号配線、Pa1〜Pa3……メガセル１の端
子、Pb1〜Pb3……メガセル１の端子、Pc1〜Pc3……メガ
セル１の端子、Pa,Pb……メガセル２の端子、Pc……メ
ガセル３の端子。
Claims (2)
- 【請求項１】複数の標準セルを組合せて成る形状または
大きさの異なる複数のメガセルを有する半導体集積回路
のレイアウト方法であって、前記複数のメガセルの各々
に配置された所定の電極配線をそのメガセルの複数辺か
ら取り出せるように、前記所定の電極配線に電気的に接
続された端子をそのメガセルの複数辺に重複配置し、前
記複数のメガセルの相互間を配線接続する際に、前記複
数辺に重複配置した端子の中から相互に最短距離となる
端子同士を選択的に接続することを特徴とする半導体集
積回路のレイアウト方法。 - 【請求項２】特許請求の範囲第１項記載の半導体集積回
路のレイアウト方法によって形成されて成ることを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12381988A JP2575180B2 (ja) | 1988-05-23 | 1988-05-23 | 半導体集積回路のレイアウト方法及び半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12381988A JP2575180B2 (ja) | 1988-05-23 | 1988-05-23 | 半導体集積回路のレイアウト方法及び半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01293534A JPH01293534A (ja) | 1989-11-27 |
| JP2575180B2 true JP2575180B2 (ja) | 1997-01-22 |
Family
ID=14870135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12381988A Expired - Fee Related JP2575180B2 (ja) | 1988-05-23 | 1988-05-23 | 半導体集積回路のレイアウト方法及び半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2575180B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2793378B2 (ja) * | 1991-03-28 | 1998-09-03 | 株式会社東芝 | セミカスタム半導体集積回路マクロセル設計法 |
| JPH0582726A (ja) * | 1991-09-24 | 1993-04-02 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JP3530450B2 (ja) | 2000-02-18 | 2004-05-24 | Ｎｅｃエレクトロニクス株式会社 | マクロ回路の配線方法、マクロ回路配線装置、及びマクロ回路 |
-
1988
- 1988-05-23 JP JP12381988A patent/JP2575180B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01293534A (ja) | 1989-11-27 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |