JPS5920127B2 - 電源確定信号の伝送回路 - Google Patents
電源確定信号の伝送回路Info
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- JPS5920127B2 JPS5920127B2 JP50007293A JP729375A JPS5920127B2 JP S5920127 B2 JPS5920127 B2 JP S5920127B2 JP 50007293 A JP50007293 A JP 50007293A JP 729375 A JP729375 A JP 729375A JP S5920127 B2 JPS5920127 B2 JP S5920127B2
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- Japan
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- power supply
- transistor
- circuit
- voltage
- confirmation signal
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Description
【発明の詳細な説明】
本発明は、主として電子計算機に使用する電源確定信号
の伝送回路に関する。
の伝送回路に関する。
従来、この種の電子計算機用の電源確定信号の伝送回路
としては、第１図に示すようなものがある。
としては、第１図に示すようなものがある。
第１図において電源確定信号発生回路１は、電源の投入
により電源電圧が規定値に達したこと及び電源゛断”に
より電圧値が下がわ始めることを予告する信号を発生す
る。電源確定信号発生回路１の出力は、トランジスタ２
のベースに接続されるとともに、エミツタを電源Ｖｃｃ
に接続し、且つ、コレクタとアース間には抵抗３が接続
される〜 以上の回路構成を電源側回路１００とする。
により電源電圧が規定値に達したこと及び電源゛断”に
より電圧値が下がわ始めることを予告する信号を発生す
る。電源確定信号発生回路１の出力は、トランジスタ２
のベースに接続されるとともに、エミツタを電源Ｖｃｃ
に接続し、且つ、コレクタとアース間には抵抗３が接続
される〜 以上の回路構成を電源側回路１００とする。
該トランジスタのコレクタには、負荷側回路２００が接
続される。該負荷側回路２００は、複数のゲートが並列
接続されてなる。以上の構成において、電源が゛０ＦＦ
゛のとき、又は、”ＯＮ゛であつても、電源確定信号発
生回路１が゛０Ｎ”であることを示す出力を出さない間
は、トランジスタ２はカツトオフ状態にあり、第１図、
図中のＡ点の電圧レベルはローレベル（ゼロボルト）で
あり、電源確定時にのみハイレベルとなる。
続される。該負荷側回路２００は、複数のゲートが並列
接続されてなる。以上の構成において、電源が゛０ＦＦ
゛のとき、又は、”ＯＮ゛であつても、電源確定信号発
生回路１が゛０Ｎ”であることを示す出力を出さない間
は、トランジスタ２はカツトオフ状態にあり、第１図、
図中のＡ点の電圧レベルはローレベル（ゼロボルト）で
あり、電源確定時にのみハイレベルとなる。
この状態を示したのが第４図イ，口である。ここで、負
荷側回路２００のゲート群を、トランジスタ・トランジ
スタ・ロジツク（以下、ＴＴＬと略す）ゲートとすると
、入力が゛Ｌ゛の時のゲート入力電流は最大１．６ｍＡ
であり、口ーレベルの保証値は、０．８Ｖである。従つ
て、第４図イ，口に示す時間Ｔｌ，Ｔ２の保証時間の期
間に、Ａ点が０．８Ｖを越えないようにするには、負荷
側回路２００のゲート数をｎとし、抵抗３の抵抗値１．
６×ＮＸＲをＲとすれば、？く０．８を満たすこ とが必要となる。
荷側回路２００のゲート群を、トランジスタ・トランジ
スタ・ロジツク（以下、ＴＴＬと略す）ゲートとすると
、入力が゛Ｌ゛の時のゲート入力電流は最大１．６ｍＡ
であり、口ーレベルの保証値は、０．８Ｖである。従つ
て、第４図イ，口に示す時間Ｔｌ，Ｔ２の保証時間の期
間に、Ａ点が０．８Ｖを越えないようにするには、負荷
側回路２００のゲート数をｎとし、抵抗３の抵抗値１．
６×ＮＸＲをＲとすれば、？く０．８を満たすこ とが必要となる。
すなわち、ＮＲ〈５００であるから、ｎ−１の時はＲく
５００Ω、ｎ−１０の時はＲく５０Ω、ｎ＝５０の時は
Ｒ〈１０Ωとなり、ゲート数ｎを大きくすると、抵抗３
の抵抗値Ｒとしては小さな値を要求される。一方、通常
の使用状態である電源確定時に訃いては、第１図、図中
のＡ点は電源電圧Ｖ。Ｏの電位となるから、抵抗値Ｒが
小さいと、抵抗３を流れる電流が増え、電源の電流容量
が増すと共に、抵抗３自体の電力消費も大きくなり、部
品も大きなものが必要となる。．負荷ゲート数ｎの数が
少いうちは良いが、ゲート数ｎが多くて数十以上にもな
ると、上記のような問題が無視できないこととなる。本
発明の目的は、以上の欠点を無くするものであり、電源
の８０Ｎ゛，１０ＦＦ”の過度的な状態、すなわち、電
源電圧の不確定な状態に於ても、電源確定信号が、第４
図口に示すような時間的条件及び電圧レベル条件を損う
ことなく、且つ、多数の負荷を低奄力で駆動できる性能
を持つた電源フ確定信号の伝送回路を提供するにある。
５００Ω、ｎ−１０の時はＲく５０Ω、ｎ＝５０の時は
Ｒ〈１０Ωとなり、ゲート数ｎを大きくすると、抵抗３
の抵抗値Ｒとしては小さな値を要求される。一方、通常
の使用状態である電源確定時に訃いては、第１図、図中
のＡ点は電源電圧Ｖ。Ｏの電位となるから、抵抗値Ｒが
小さいと、抵抗３を流れる電流が増え、電源の電流容量
が増すと共に、抵抗３自体の電力消費も大きくなり、部
品も大きなものが必要となる。．負荷ゲート数ｎの数が
少いうちは良いが、ゲート数ｎが多くて数十以上にもな
ると、上記のような問題が無視できないこととなる。本
発明の目的は、以上の欠点を無くするものであり、電源
の８０Ｎ゛，１０ＦＦ”の過度的な状態、すなわち、電
源電圧の不確定な状態に於ても、電源確定信号が、第４
図口に示すような時間的条件及び電圧レベル条件を損う
ことなく、且つ、多数の負荷を低奄力で駆動できる性能
を持つた電源フ確定信号の伝送回路を提供するにある。
本発明は、前記した従来回路のトランジスタ２と負荷側
回路２００との間に、バツフア回路を挿入したものであ
るが、更に負荷ゲートにＴＴＬ素子を使用することが重
要な役割を果している。
回路２００との間に、バツフア回路を挿入したものであ
るが、更に負荷ゲートにＴＴＬ素子を使用することが重
要な役割を果している。
すなわち、第３図の如き内部回路を有する負荷の場合に
は、入力が゛Ｈ”レベル時の電源電圧Ｖｃｃと出力との
間には第６図に示す関係があり、入力が８Ｈ゛レベルの
時、出力は〃Ｌ”レベルになるべきであるが、Ｖｃｃ＜
ＶＴでは（第３図のＣ点とアース間の電圧をＶＴとする
）出力が８Ｌ゛レベルにならず、出力電圧レベルは電源
電圧Ｖｃｃに等しくなる。すなわち、Ｖｃｃ＜ＶＴの時
は入力電圧レベルによらず、第３図のトランジスタ３８
は”ＯＮ”にならないことを示している。そこで、ＴＴ
Ｌのこのような特性を利用し、ＶＴよりも小さな電源電
圧Ｖｃｃの値（第５図に示すＶＯ）で、負荷の入力レベ
ルを保証し得るバツフア回路回路を構成することにより
前記の欠点を解決するものである。本発明による実施例
を第２図に示す。
は、入力が゛Ｈ”レベル時の電源電圧Ｖｃｃと出力との
間には第６図に示す関係があり、入力が８Ｈ゛レベルの
時、出力は〃Ｌ”レベルになるべきであるが、Ｖｃｃ＜
ＶＴでは（第３図のＣ点とアース間の電圧をＶＴとする
）出力が８Ｌ゛レベルにならず、出力電圧レベルは電源
電圧Ｖｃｃに等しくなる。すなわち、Ｖｃｃ＜ＶＴの時
は入力電圧レベルによらず、第３図のトランジスタ３８
は”ＯＮ”にならないことを示している。そこで、ＴＴ
Ｌのこのような特性を利用し、ＶＴよりも小さな電源電
圧Ｖｃｃの値（第５図に示すＶＯ）で、負荷の入力レベ
ルを保証し得るバツフア回路回路を構成することにより
前記の欠点を解決するものである。本発明による実施例
を第２図に示す。
本発明を図面に基いて説明すると、第２図に於て、電源
確定信号発生回路１、トランジスタ２、抵抗３、及び負
荷側回路２００の構成、機能は従来例と同一であり、ト
ランジスタ２と負荷側回路２００との間にバツフア回路
３００を挿入したものである。バツフア回路３００は、
トランジスタ５のベースに抵抗４を接続し、一端を入力
とする。トランジスタ５のエミツタはアースに接続し、
コレクタにはトランジスタ８のベースが接続され、更に
電源との間に抵抗６が接続される。トランジスタ８のエ
ミツタはアースに接続され、コレクタと電源との間には
抵抗７が接続され、該コレクタをバツフア回路の出力と
する。以上の構成に卦いて、第１図の従来例と異る点は
、この回路の負荷が、抵抗４、トランジスタ５から成る
ベース入力回路であり、従来例のように、抵抗３に負荷
側から電流が流れ込んでくることがない。
確定信号発生回路１、トランジスタ２、抵抗３、及び負
荷側回路２００の構成、機能は従来例と同一であり、ト
ランジスタ２と負荷側回路２００との間にバツフア回路
３００を挿入したものである。バツフア回路３００は、
トランジスタ５のベースに抵抗４を接続し、一端を入力
とする。トランジスタ５のエミツタはアースに接続し、
コレクタにはトランジスタ８のベースが接続され、更に
電源との間に抵抗６が接続される。トランジスタ８のエ
ミツタはアースに接続され、コレクタと電源との間には
抵抗７が接続され、該コレクタをバツフア回路の出力と
する。以上の構成に卦いて、第１図の従来例と異る点は
、この回路の負荷が、抵抗４、トランジスタ５から成る
ベース入力回路であり、従来例のように、抵抗３に負荷
側から電流が流れ込んでくることがない。
従つて、抵抗３は充分大きな値で良く、電力消費は殆ん
どない。第２図の図示Ａ点に、電源確定信号として、第
４図口の如くの電圧が得られるとすると、Ｂ点は第４図
ハの様な電圧となる。第２図の図示Ｂ点の電圧に対する
Ｃ点の電圧は、第４図二のようになる。さらに詳しく説
明すると、ここでトランジスタ５がオン状態でのコレク
ターエミツタ間電圧Ｖｂｅは、トランジスタ８のベース
ーエミツタ間電圧Ｖｂ８より小さくされており、トラン
ジスタ５が００Ｎ″の時は、トランジスタ８は６０ＦＦ
゛となり、トランジスタ５が００ＦＦ”″の時は、トラ
ンジスタ８は電源電圧ＶｃｃがＶｂＯよりも大きくなつ
た時点で６０Ｎ”状態となる。すなわち、第２図の図示
Ｃ点の電圧とＶｃｃの関係は第５図に示す如くとなる。
Ｃ点の゛０Ｎ゛電圧Ｖ。はほぼＶｂｅ（約０．７Ｖ）に
等しい値である。従つてこのＶＯをバツフアのスレツシ
ユホールドと定義する。第４図二の図示Ａ，Ｂは第５図
の状態を示している。従つて、負荷側回路２００は、Ｖ
ｃｃ≦ＶＯで動作せず、第４図二のＡ，Ｂをローレベル
と見なし得る場合には、第２図Ｃ点の信号レベルは機能
的にＡ点と等しくなる。負荷側として、ＴＴＬ負荷の場
合を考えてみると、内部回路は、第３図の如くであり、
ＣとＤ間はダイオード３段分に相当するため、入力をハ
イレベル（ＶＯｃ）に接続した状態で、Ｖｃｃと出力（
Ｅ点）電圧との関係は第６図のようになる。すなわち、
Ｖｃｃ＜ＶＴ（ＶＴはダイオード３段分で約２Ｖでこれ
をＴＴＬのスレツシユホールド電圧と定義する）では、
入力を゛Ｈ゛に接続しても出力６Ｌ”側のトランジスタ
３８ば０Ｎ゛にならず、入力を６Ｌ″に接続したのと変
りないことになる。すなわち、Ｖｃｃ＜ＶＴではＴＴＬ
の動作は人力の電圧レベルに無関係である。第５図の説
明からＶＣＯ＝ＶＴ（約２Ｖ）の時点では、トランジス
タ２８は充分８０Ｎ″状態にあり．Ｃ点の電圧レベルは
安定しているので、ＴＴＬ負荷の場合、第２図の回路が
有効に動作することが保証される。
どない。第２図の図示Ａ点に、電源確定信号として、第
４図口の如くの電圧が得られるとすると、Ｂ点は第４図
ハの様な電圧となる。第２図の図示Ｂ点の電圧に対する
Ｃ点の電圧は、第４図二のようになる。さらに詳しく説
明すると、ここでトランジスタ５がオン状態でのコレク
ターエミツタ間電圧Ｖｂｅは、トランジスタ８のベース
ーエミツタ間電圧Ｖｂ８より小さくされており、トラン
ジスタ５が００Ｎ″の時は、トランジスタ８は６０ＦＦ
゛となり、トランジスタ５が００ＦＦ”″の時は、トラ
ンジスタ８は電源電圧ＶｃｃがＶｂＯよりも大きくなつ
た時点で６０Ｎ”状態となる。すなわち、第２図の図示
Ｃ点の電圧とＶｃｃの関係は第５図に示す如くとなる。
Ｃ点の゛０Ｎ゛電圧Ｖ。はほぼＶｂｅ（約０．７Ｖ）に
等しい値である。従つてこのＶＯをバツフアのスレツシ
ユホールドと定義する。第４図二の図示Ａ，Ｂは第５図
の状態を示している。従つて、負荷側回路２００は、Ｖ
ｃｃ≦ＶＯで動作せず、第４図二のＡ，Ｂをローレベル
と見なし得る場合には、第２図Ｃ点の信号レベルは機能
的にＡ点と等しくなる。負荷側として、ＴＴＬ負荷の場
合を考えてみると、内部回路は、第３図の如くであり、
ＣとＤ間はダイオード３段分に相当するため、入力をハ
イレベル（ＶＯｃ）に接続した状態で、Ｖｃｃと出力（
Ｅ点）電圧との関係は第６図のようになる。すなわち、
Ｖｃｃ＜ＶＴ（ＶＴはダイオード３段分で約２Ｖでこれ
をＴＴＬのスレツシユホールド電圧と定義する）では、
入力を゛Ｈ゛に接続しても出力６Ｌ”側のトランジスタ
３８ば０Ｎ゛にならず、入力を６Ｌ″に接続したのと変
りないことになる。すなわち、Ｖｃｃ＜ＶＴではＴＴＬ
の動作は人力の電圧レベルに無関係である。第５図の説
明からＶＣＯ＝ＶＴ（約２Ｖ）の時点では、トランジス
タ２８は充分８０Ｎ″状態にあり．Ｃ点の電圧レベルは
安定しているので、ＴＴＬ負荷の場合、第２図の回路が
有効に動作することが保証される。
例えば、第１図の回路で、ゲート数３００ＴＴＬ負荷を
駆動する場合、抵抗３の値を前記した式より算出し、Ｒ
く１６．７Ω、Ｒ−１５Ωとすると、電源゛０Ｎ”時の
抵抗３の消費電力は約Ｖｃｃ２／Ｒ−２５／１５−１．
６Ｗとなる。これに対し本発明の実施例による第２図の
回路では、所要電流はトランジスタ５，８のベース電流
が主であるから、全体で２０ｍＡ程度あれば充分である
。従つて、電力は５Ｖ×２０ｍＡ＝０．１Ｗとなり、従
来に比べ著るしく少い。また、第２図の回路のように終
段がトランジスタの場合、負荷電流として２００ｍＡ程
度は容易に流せるので、ゲート数ｎとして、１００〜１
５０の負荷を取ることも可能である。本発明の実施例の
応用として、負荷が分散している様な場合には、第２図
のバツフア回路３００をトランジスタ５より成る前段と
トランジスタ８より成る後段に分けて、後段の数を複数
個に増すことによジ、第７図のような電源確定信号の伝
送回路を構成することもできる。
駆動する場合、抵抗３の値を前記した式より算出し、Ｒ
く１６．７Ω、Ｒ−１５Ωとすると、電源゛０Ｎ”時の
抵抗３の消費電力は約Ｖｃｃ２／Ｒ−２５／１５−１．
６Ｗとなる。これに対し本発明の実施例による第２図の
回路では、所要電流はトランジスタ５，８のベース電流
が主であるから、全体で２０ｍＡ程度あれば充分である
。従つて、電力は５Ｖ×２０ｍＡ＝０．１Ｗとなり、従
来に比べ著るしく少い。また、第２図の回路のように終
段がトランジスタの場合、負荷電流として２００ｍＡ程
度は容易に流せるので、ゲート数ｎとして、１００〜１
５０の負荷を取ることも可能である。本発明の実施例の
応用として、負荷が分散している様な場合には、第２図
のバツフア回路３００をトランジスタ５より成る前段と
トランジスタ８より成る後段に分けて、後段の数を複数
個に増すことによジ、第７図のような電源確定信号の伝
送回路を構成することもできる。
以上、詳細に説明したように、本発明によｈば、接続で
きる負荷の数量は、１００以上にすることも可能で、部
品に対する消費電力も著るしく減少できるという利点が
ある。
きる負荷の数量は、１００以上にすることも可能で、部
品に対する消費電力も著るしく減少できるという利点が
ある。
第１図は従来の実施例、第２図は本発明による実施例、
第３図はＴＴＬの内部回路の一例、第４図は電源の０Ｎ
，０ＦＦと電源確定信号との関係及び、第２図の各部に
訃ける電圧レベルを示す図、第５図は第２図に卦けるト
ランジスタ８の０Ｎ，０ＦＦと電源電圧Ｖｃｃとの関係
を示す図、第６図は第３図に示すＴＴＬゲートの入力を
ハイレベルとした時の出力電圧レベルと電源電圧Ｖｃｃ
の関係を示す。
第３図はＴＴＬの内部回路の一例、第４図は電源の０Ｎ
，０ＦＦと電源確定信号との関係及び、第２図の各部に
訃ける電圧レベルを示す図、第５図は第２図に卦けるト
ランジスタ８の０Ｎ，０ＦＦと電源電圧Ｖｃｃとの関係
を示す図、第６図は第３図に示すＴＴＬゲートの入力を
ハイレベルとした時の出力電圧レベルと電源電圧Ｖｃｃ
の関係を示す。
Claims (1)
- １ 電源電圧が確定状態にあるときのみ信号を発生する
電源確定信号発生回路と該回路の出力にベースを接続す
るトランジスタとを有し、該トランジスタのエミッタは
該電源電圧に、該コレクタは抵抗を介して接地されると
共に出力となつている電源側回路と、前記出力信号を反
転して取り出す負荷側回路との間に挿入される電源確定
信号の伝送回路において、入力側に配置された第１のト
ランジスタと、当該トランジスタに接続され出力側に配
置された第２のトランジスタと、当該２つのトランジス
タに電圧を与える３つの抵抗とから成り、前記電源側回
路の出力は前記第１の抵抗を介して前記第１のトランジ
スタのベースに接続され、該エミッタは接地され、該コ
レクタは前記第２の抵抗を介して前記電源電圧に接続さ
れ及び該コレクタは前記第２のトランジスタのベースに
接続され、前記第２のトランジスタのエミッタは接地さ
れ、該コレクタは前記第３の抵抗を介して電源電圧に接
続され及び該コレクタは前記負荷側回路の入力に接続さ
れ、前記電源電圧が投入され該電圧が上昇してゆく過程
で前記第２のトランジスタがＯＮになることで、前記負
荷側回路が動作するに足る信号を送出することなく、前
記第１のトランジスタがＯＮになると同時に前記第２の
トランジスタはＯＦＦになつて、前記電源確定信号発生
回路からの通常の信号の伝送に備え、前記電源電圧が遮
断され該電圧が下降してゆく過程で前記電源確定信号発
生回路の出力がＯＦＦとなると同時に、前記第１のトラ
ンジスタがＯＦＦに、かつ前記第２のトランジスタがＯ
Ｎに、それぞれ切替わり、さらに該電圧の下降に従つて
前記第２のトランジスタがＯＦＦになつても前記負荷側
回路が動作するに足る信号を送出することなく前記電源
電圧が零となることを特徴とする前記電源確定信号の伝
送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50007293A JPS5920127B2 (ja) | 1975-01-16 | 1975-01-16 | 電源確定信号の伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50007293A JPS5920127B2 (ja) | 1975-01-16 | 1975-01-16 | 電源確定信号の伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5185320A JPS5185320A (ja) | 1976-07-26 |
| JPS5920127B2 true JPS5920127B2 (ja) | 1984-05-11 |
Family
ID=11661975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50007293A Expired JPS5920127B2 (ja) | 1975-01-16 | 1975-01-16 | 電源確定信号の伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5920127B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146728U (ja) * | 1987-03-17 | 1988-09-28 | ||
| JPH0518676Y2 (ja) * | 1986-06-25 | 1993-05-18 |
-
1975
- 1975-01-16 JP JP50007293A patent/JPS5920127B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0518676Y2 (ja) * | 1986-06-25 | 1993-05-18 | ||
| JPS63146728U (ja) * | 1987-03-17 | 1988-09-28 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5185320A (ja) | 1976-07-26 |
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