JPH0427732B2 - - Google Patents
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- JPH0427732B2 JPH0427732B2 JP57058807A JP5880782A JPH0427732B2 JP H0427732 B2 JPH0427732 B2 JP H0427732B2 JP 57058807 A JP57058807 A JP 57058807A JP 5880782 A JP5880782 A JP 5880782A JP H0427732 B2 JPH0427732 B2 JP H0427732B2
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- collector
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- 238000006243 chemical reaction Methods 0.000 claims description 19
- 238000010586 diagram Methods 0.000 description 9
- 230000007257 malfunction Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
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- Computer Hardware Design (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、TTL論理回路レベルの信号を差動
論理回路のレベルの信号に変換するレベル変換回
路に係り、特に動作を安定にしたレベル変換回路
に関する。
論理回路のレベルの信号に変換するレベル変換回
路に係り、特に動作を安定にしたレベル変換回路
に関する。
(b) 技術の背景
論理回路の一部をTTL論理回路で構成し、他
の部分を差動論理回路で構成する必要が生じる場
合がある。この場合、TTL論理回路と差動論理
回路とでは信号レベルが異なるためそのままでは
接続することができない。
の部分を差動論理回路で構成する必要が生じる場
合がある。この場合、TTL論理回路と差動論理
回路とでは信号レベルが異なるためそのままでは
接続することができない。
第１図はTTL論理レベルと差動論理レベルと
を説明している。同図においてａはTTL論理レ
ベルを示し、電源電圧を0Vおよび5Vとしたと
き、ローレベルは０〜0.4V、ハイレベルは2.8V
〜5V程度が普通である。またｂは差動論理レベ
ルを示し、電源電圧を同じく0Vおよび5Vとした
とき、ローレベルは０〜3.4V、ハイレベルは4.2
〜5V程度に選ばれる。このようにTTL論理レベ
ルと差動論理レベルとは全く異なつており、従つ
て両種の論理回路をそのまま接続することはでき
ず、レベル変換回路を仲介することが必要とな
る。
を説明している。同図においてａはTTL論理レ
ベルを示し、電源電圧を0Vおよび5Vとしたと
き、ローレベルは０〜0.4V、ハイレベルは2.8V
〜5V程度が普通である。またｂは差動論理レベ
ルを示し、電源電圧を同じく0Vおよび5Vとした
とき、ローレベルは０〜3.4V、ハイレベルは4.2
〜5V程度に選ばれる。このようにTTL論理レベ
ルと差動論理レベルとは全く異なつており、従つ
て両種の論理回路をそのまま接続することはでき
ず、レベル変換回路を仲介することが必要とな
る。
(c) 従来技術と問題点
第２図及び第３図を用いて、従来のレベル変換
回路を説明する。
回路を説明する。
第２図は、従来のレベル変換回路の構成例を示
す図である。図において、Q1乃至Q6はNPNトラ
ンジスタ、D1乃至D5はダイオード、R1乃至R11は
抵抗、C1は抵抗R3の寄生容量であり、INは入力
端子、OUTは出力端子、OUTは反転出力端子で
ある。
す図である。図において、Q1乃至Q6はNPNトラ
ンジスタ、D1乃至D5はダイオード、R1乃至R11は
抵抗、C1は抵抗R3の寄生容量であり、INは入力
端子、OUTは出力端子、OUTは反転出力端子で
ある。
第３図は、第２図のレベル変換回路における各
部信号を示す図である。同図において、(a)は入力
端子INにおける入力電圧VIN、(b)はトランジスタ
Q1のベース電圧VC′、(c)はトランジスタQ1のコレ
クタ電位VF、(d)はトランジスタQ2のコレクタ電
流IQ2、(e)は反転出力端子における出力電圧
VOである。
部信号を示す図である。同図において、(a)は入力
端子INにおける入力電圧VIN、(b)はトランジスタ
Q1のベース電圧VC′、(c)はトランジスタQ1のコレ
クタ電位VF、(d)はトランジスタQ2のコレクタ電
流IQ2、(e)は反転出力端子における出力電圧
VOである。
第２図の回路において、トランジスタQ2とQ3
は等しい特性のトランジスタからなり、エミツタ
を共通に接続され、等しい値の負荷抵抗R3，R4
を有して差動対を形成している。差動対の一方の
トランジスタQ2のベースは順方向に接続された
ダイオードD2を介して入力端子に接続されると
ともに、抵抗R1，R2、トランジスタQ1、ダイオ
ードD3，D4からなるクランプ回路に接続され、
他方のトランジスタQ3は抵抗R8，R9からなる分
圧回路の中点に接続されている。さらに差動対を
形成するトランジスタQ5，Q6のベースに接続さ
れている。
は等しい特性のトランジスタからなり、エミツタ
を共通に接続され、等しい値の負荷抵抗R3，R4
を有して差動対を形成している。差動対の一方の
トランジスタQ2のベースは順方向に接続された
ダイオードD2を介して入力端子に接続されると
ともに、抵抗R1，R2、トランジスタQ1、ダイオ
ードD3，D4からなるクランプ回路に接続され、
他方のトランジスタQ3は抵抗R8，R9からなる分
圧回路の中点に接続されている。さらに差動対を
形成するトランジスタQ5，Q6のベースに接続さ
れている。
入力電圧VINがローレベルVILのとき（第３図
ａ、ダイオードD2は導通し、電圧VCはIIN＋VSD
（VSDはダイオードD2の順方向電圧）によつて定
まるローレベルVCLとなる（第３図ｂ）。トラン
ジスタQ3のベースにはVCHとVCLの中間の電圧VR
が基準電圧として与えられているので、従つてこ
の場合はトランジスタQ3に電流が流れてトラン
ジスタQ2は遮断され、電流IQ2はローレベルIQ2Lと
なる（第３図ｄ）。これによつて電圧VDは、電源
電圧VCCとなる。従つてトランジスタQ5のエミツ
タには電圧VCCからトランジスタQ5のベースエミ
ツタ間電圧VBEを差引いた値として定まるハイレ
ベルの出力電圧OHを生じる（第３図ｅ）。
ａ、ダイオードD2は導通し、電圧VCはIIN＋VSD
（VSDはダイオードD2の順方向電圧）によつて定
まるローレベルVCLとなる（第３図ｂ）。トラン
ジスタQ3のベースにはVCHとVCLの中間の電圧VR
が基準電圧として与えられているので、従つてこ
の場合はトランジスタQ3に電流が流れてトラン
ジスタQ2は遮断され、電流IQ2はローレベルIQ2Lと
なる（第３図ｄ）。これによつて電圧VDは、電源
電圧VCCとなる。従つてトランジスタQ5のエミツ
タには電圧VCCからトランジスタQ5のベースエミ
ツタ間電圧VBEを差引いた値として定まるハイレ
ベルの出力電圧OHを生じる（第３図ｅ）。
今、入力電圧VIがハイレベルVIHになるとダイ
オードD2は遮断されて、電圧VCはハイレベルVCH
となるが、その値はトランジスタQ1のベースエ
ミツタ間電圧VBEと、ダイオードD3およびD4それ
ぞれの順方向電圧VSDの和によつて定まる一定値
VCHにクランプされる（第３図ｂ）。電圧VCはト
ランジスタQ2のベースに与えられているので、
トランジスタQ2は導通してコレクタ電流IQ2がト
ランジスタQ4、抵抗R5を経て流れて、ハイレベ
ルの電流IQ2Hを生じる（濁３図ｄ）。これによつ
てトランジスタQ2のコレクタの電圧VDは、電源
電圧VCCから抵抗R3における電流IQ2Hの電圧降下
を差引いたローレベルの電圧VDLとなる。電圧VD
はトランジスタQ5のベースに与えられているの
で、トランジスタQ5のエミツタの電圧は、電圧
VDLからトランジスタQ5のベースエミツタ間電圧
VBEを差引いた値となり、ローレベルの出力電圧
VOLを生じる（第３図ｅ）。
オードD2は遮断されて、電圧VCはハイレベルVCH
となるが、その値はトランジスタQ1のベースエ
ミツタ間電圧VBEと、ダイオードD3およびD4それ
ぞれの順方向電圧VSDの和によつて定まる一定値
VCHにクランプされる（第３図ｂ）。電圧VCはト
ランジスタQ2のベースに与えられているので、
トランジスタQ2は導通してコレクタ電流IQ2がト
ランジスタQ4、抵抗R5を経て流れて、ハイレベ
ルの電流IQ2Hを生じる（濁３図ｄ）。これによつ
てトランジスタQ2のコレクタの電圧VDは、電源
電圧VCCから抵抗R3における電流IQ2Hの電圧降下
を差引いたローレベルの電圧VDLとなる。電圧VD
はトランジスタQ5のベースに与えられているの
で、トランジスタQ5のエミツタの電圧は、電圧
VDLからトランジスタQ5のベースエミツタ間電圧
VBEを差引いた値となり、ローレベルの出力電圧
VOLを生じる（第３図ｅ）。
差動対を形成するトランジスタQ2，Q3は、そ
の負荷抵抗R3，R4を等しく選ばれているので、
トランジスタQ3のコレクタの電圧VEは電圧VDと
等しい値で反転した関係で生じる。従つて電圧
VEをベースに直接接続されたトランジスタQ6の
エミツタにおける出力電圧VOは、出力電圧Oと
等しい値で反転した関係となる。このように従来
のレベル変換回路は、差動出力VO，Oを同時に
得ることができ、後続の論理回路の構成を容易に
することができる。以上の如くここではクランプ
回路の一部の構成としてトランジスタを使用して
いるが、これは基準電圧に接続されるそれぞれ抵
抗を介したコレクタ及びベース側で、本来抵抗Ｒ
１を流れるべき電流がトランジスタがONするこ
とで抵抗Ｒ２側に分流することになり、トランジ
スタを使用しない単なる抵抗とダイオードのクラ
ンプ回路と違い、ベース側の抵抗Ｒ１を流れる電
流値を小さくできるメリツトを有するものであ
る。つまり、抵抗Ｒ１を流れる電流を少なくする
ことができるので、抵抗Ｒ１の値を大きくとるこ
とができ、クランプ回路の入力端子につながる入
力信号を発生する回路のドライブ電流を小さくす
ることができるものである。従つて、従来からク
ランプ回路の一部の構成としてトランジスタが使
用されていた。
の負荷抵抗R3，R4を等しく選ばれているので、
トランジスタQ3のコレクタの電圧VEは電圧VDと
等しい値で反転した関係で生じる。従つて電圧
VEをベースに直接接続されたトランジスタQ6の
エミツタにおける出力電圧VOは、出力電圧Oと
等しい値で反転した関係となる。このように従来
のレベル変換回路は、差動出力VO，Oを同時に
得ることができ、後続の論理回路の構成を容易に
することができる。以上の如くここではクランプ
回路の一部の構成としてトランジスタを使用して
いるが、これは基準電圧に接続されるそれぞれ抵
抗を介したコレクタ及びベース側で、本来抵抗Ｒ
１を流れるべき電流がトランジスタがONするこ
とで抵抗Ｒ２側に分流することになり、トランジ
スタを使用しない単なる抵抗とダイオードのクラ
ンプ回路と違い、ベース側の抵抗Ｒ１を流れる電
流値を小さくできるメリツトを有するものであ
る。つまり、抵抗Ｒ１を流れる電流を少なくする
ことができるので、抵抗Ｒ１の値を大きくとるこ
とができ、クランプ回路の入力端子につながる入
力信号を発生する回路のドライブ電流を小さくす
ることができるものである。従つて、従来からク
ランプ回路の一部の構成としてトランジスタが使
用されていた。
しかしながら、かかる従来のレベル変換回路は
以下の欠点が生じる。すなわち、入力電圧VINが
ローレベルVILの状態からハイレベルVIHの状態に
変化したとき、トランジスタQ1のベースに電流
が流れはじめるが、トランジスタQ1のコレクタ
電位VFはほぼ電源電圧VCCにあり、安定なトラン
ジスタQ1のコレクタ電位VFLに達するまでには、
入力電圧VINの変化に対して時間Ｄだけ遅れる。
この遅れのために、電圧VC及びVFはそれぞれ、
第３図ｂ、ｃに示すリンギング波形を生じる。前
記リンギング発生の要因を以下に詳細に説明す
る。入力電圧VINがローレベルからハイレベルに
立ち上がる際には、トランジスタＱ１はオフから
オンに変化し電流が流れ始める。しかし、トラン
ジスタＱ１のコレクタ電位VFのスタートVFHは
VCCであり、安定な電位VFLに達するまでにはベ
ース電位VCが安定電位VCHに達する時間に対し時
間Ｄだけ遅延が生じる。（第３図ｃに示す）これ
はトランジスタＱ１のコレクタ側に浮遊容量が存
在するためであり、該浮遊容量の電荷の放出分が
遅延の大きな要因となつている。
以下の欠点が生じる。すなわち、入力電圧VINが
ローレベルVILの状態からハイレベルVIHの状態に
変化したとき、トランジスタQ1のベースに電流
が流れはじめるが、トランジスタQ1のコレクタ
電位VFはほぼ電源電圧VCCにあり、安定なトラン
ジスタQ1のコレクタ電位VFLに達するまでには、
入力電圧VINの変化に対して時間Ｄだけ遅れる。
この遅れのために、電圧VC及びVFはそれぞれ、
第３図ｂ、ｃに示すリンギング波形を生じる。前
記リンギング発生の要因を以下に詳細に説明す
る。入力電圧VINがローレベルからハイレベルに
立ち上がる際には、トランジスタＱ１はオフから
オンに変化し電流が流れ始める。しかし、トラン
ジスタＱ１のコレクタ電位VFのスタートVFHは
VCCであり、安定な電位VFLに達するまでにはベ
ース電位VCが安定電位VCHに達する時間に対し時
間Ｄだけ遅延が生じる。（第３図ｃに示す）これ
はトランジスタＱ１のコレクタ側に浮遊容量が存
在するためであり、該浮遊容量の電荷の放出分が
遅延の大きな要因となつている。
抵抗Ｒ１に流れる電流はトランジスタＱ１のベ
ース電位VBE及びＤ３，Ｄ４の順方向電圧によつ
て決定されるはずであるが、コレクタ電位VFが
所定の電位VFLに到達するのを早めようとベース
電位VCが所定電位VCHを越えてしまう。コレクタ
電位VFがVFLに到達し更に下がつてベース電位よ
り下がると（第３図期間ta）トランジスタＱ１の
ベースからコレクタへも電流が供給されたと同等
の現象が起こる。つまり、エミツタ側に流れる電
流の量自体は変化しないが、ベース電流とコレク
タ電流の割合が変化し、ベース電流が所定量より
多くなり、結果としてベースからコレクタに電流
が供給されたと同等の現象が生じる。つまりこの
時のトランジスタＱ１は飽和状態になつているこ
とになる。以上の動作によりベース電流が上昇す
ると、抵抗Ｒ１による電圧降下は大きくなりベー
ス電位VCは下がることになる。トランジスタＱ
１はベース電位VCの降下によりコレクタ電流を
減らしコレクタ電位VFを上昇させることになる。
コレクタ電位VFの上昇はベース電流を減少させ、
ベース電位VCを上昇させる要因となる。そして
ベース電流の上昇は再度コレクタ電位VFの降下
につながり、この繰り返しがリンギングの要因と
なる。
ース電位VBE及びＤ３，Ｄ４の順方向電圧によつ
て決定されるはずであるが、コレクタ電位VFが
所定の電位VFLに到達するのを早めようとベース
電位VCが所定電位VCHを越えてしまう。コレクタ
電位VFがVFLに到達し更に下がつてベース電位よ
り下がると（第３図期間ta）トランジスタＱ１の
ベースからコレクタへも電流が供給されたと同等
の現象が起こる。つまり、エミツタ側に流れる電
流の量自体は変化しないが、ベース電流とコレク
タ電流の割合が変化し、ベース電流が所定量より
多くなり、結果としてベースからコレクタに電流
が供給されたと同等の現象が生じる。つまりこの
時のトランジスタＱ１は飽和状態になつているこ
とになる。以上の動作によりベース電流が上昇す
ると、抵抗Ｒ１による電圧降下は大きくなりベー
ス電位VCは下がることになる。トランジスタＱ
１はベース電位VCの降下によりコレクタ電流を
減らしコレクタ電位VFを上昇させることになる。
コレクタ電位VFの上昇はベース電流を減少させ、
ベース電位VCを上昇させる要因となる。そして
ベース電流の上昇は再度コレクタ電位VFの降下
につながり、この繰り返しがリンギングの要因と
なる。
したがつて、このような要因により発生するリ
ンギング波形は第３図ｅに示すように出力端子電
圧Oにも現われてしまう。このような出力電圧
を差動論理回路に出力すると、差動論理回路で誤
動作を生じる原因となつてしまう。すなわち、従
来のレベル変換回路では、出力波形を安定な状態
にできないという欠点があつた。
ンギング波形は第３図ｅに示すように出力端子電
圧Oにも現われてしまう。このような出力電圧
を差動論理回路に出力すると、差動論理回路で誤
動作を生じる原因となつてしまう。すなわち、従
来のレベル変換回路では、出力波形を安定な状態
にできないという欠点があつた。
(d) 発明の目的
本発明は、かかる従来のレベル変換回路の欠点
を除去する如く、出力波形を安定にし、後段に接
続される差動論理回路で誤動作を生じさせること
のないレベル変換回路を提供することを目的とす
る。
を除去する如く、出力波形を安定にし、後段に接
続される差動論理回路で誤動作を生じさせること
のないレベル変換回路を提供することを目的とす
る。
(e) 発明の構成
本発明はかかる目的を達成するために、第１の
トランジスタのベースを順方向に接続されたダイ
オードを介して信号入力端子に接続し、第２のト
ランジスタのベースを基準電圧に接続し、該第１
及び第２のトランジスタのコレクタに夫々等しい
値の負荷抵抗を設けた差動対トランジスタと、ベ
ースが該差動対トランジスタの第１のトランジス
タのベース及び抵抗を介して基準電圧に接続さ
れ、コレクタが抵抗を介して基準電圧に接続さ
れ、エミツタが順方向に接続されたダイオードを
介して接地された第３のトランジスタを有する定
電圧クランプ回路と、前記差動対トランジスタの
コレクタをベースに接続されたエミツタフオロア
トランジスタ回路とを具え、前記信号入力端子に
TTL論理レベルの信号を入力されたとき前記エ
ミツタフオロアトランジスタ回路の出力端子に差
動論理レベルの信号を出力するレベル変換回路に
おいて、該第３のトランジスタのコレクタ電位を
該ダイオード又は抵抗によつてクリツプし、該第
３のトランジスタ回路の立ち上がり特性を改善し
たことを特徴とするものである。
トランジスタのベースを順方向に接続されたダイ
オードを介して信号入力端子に接続し、第２のト
ランジスタのベースを基準電圧に接続し、該第１
及び第２のトランジスタのコレクタに夫々等しい
値の負荷抵抗を設けた差動対トランジスタと、ベ
ースが該差動対トランジスタの第１のトランジス
タのベース及び抵抗を介して基準電圧に接続さ
れ、コレクタが抵抗を介して基準電圧に接続さ
れ、エミツタが順方向に接続されたダイオードを
介して接地された第３のトランジスタを有する定
電圧クランプ回路と、前記差動対トランジスタの
コレクタをベースに接続されたエミツタフオロア
トランジスタ回路とを具え、前記信号入力端子に
TTL論理レベルの信号を入力されたとき前記エ
ミツタフオロアトランジスタ回路の出力端子に差
動論理レベルの信号を出力するレベル変換回路に
おいて、該第３のトランジスタのコレクタ電位を
該ダイオード又は抵抗によつてクリツプし、該第
３のトランジスタ回路の立ち上がり特性を改善し
たことを特徴とするものである。
(f) 発明の実施例
第４図及び第５図を用いて、本発明のレベル変
換回路の一実施例を説明する。
換回路の一実施例を説明する。
第４図は本発明のレベル変換回路の構成例を示
す図である。第２図と同一記号を付した素子は同
一素子であり、D6乃至D8はダイオードである。
す図である。第２図と同一記号を付した素子は同
一素子であり、D6乃至D8はダイオードである。
第５図は第４図のレベル変換回路における各部
信号を示す図である。同図において、ａは入力端
子INにおける入力電圧VIN、ｂはトランジスタQ1
のベース電圧VC、ｃはトランジスタQ1のコレク
タ電位VF、ｄは反転出力端子における出力
電圧Oである。
信号を示す図である。同図において、ａは入力端
子INにおける入力電圧VIN、ｂはトランジスタQ1
のベース電圧VC、ｃはトランジスタQ1のコレク
タ電位VF、ｄは反転出力端子における出力
電圧Oである。
入力電圧VINがローレベルVILのとき（第５図
ａ）のとき、ダイオードD2は導通し、電圧VCは
VIN＋VSD（VSDはダイオードD2の順方向電圧）に
よつて定まるローレベルVCLとなる（第３図ｂ）。
トランジスタQ3のベースにはVCHとVCLの中間の
電圧VRが基準電圧として与えられているので、
従つてこの場合はトランジスタQ3には電流が流
されトランジスタQ2は遮断され、電流IQ2はロー
レベルとなる。これによつて、電圧VDは、電源
電圧VCCとなる。従つてトランジスタQ5のエミツ
タには電圧VCCからトランジスタQ5のベースエミ
ツタ間電圧VBEを差引いた値として定まるハイレ
ベルの出力電圧OHを生じる（第５図ｄ）。この
とき、抵抗R2に流れる電流は、、ダイオードD6−
D7−D8を通じて流れている。このため、トラン
ジスタQ1のコレクタ電位VFハイレベルVFH′、す
なわち、ダイオードD6，D7，D8の順方向電圧の
和で定まる値となつている（第５図ｃ） 今、入力電圧VIがハイレベルVIHになるとダイ
オードD2は遮断されて、電圧VCはハイレベルVCH
となるが、その値はトランジスタQ1のベースエ
ミツタ間電圧VBEと、ダイオードD3およびD4のそ
れぞれの順方向電圧VSDの和によつて定まる一定
値VCHにクランプされる（第５図ｂ）。電圧VCは
トランジスタQ2のベースに与えられているので、
トランジスタQ2は導通してコレクタ電流IQ2がト
ランジスタQ4、抵抗R5を経て流れて、ハイレベ
ルの電流を生じる。これによつて、トランジスタ
Q2のコレクタの電圧VDは、電源電圧VCCから抵抗
R3における電流IQ2Hの電圧降下を差引いたローレ
ベルの電圧となる。電圧VDはトランジスタQ5の
ベースに与えられているので、トランジスタQ5
のエミツタ電圧は、電圧VDLからトランジスタQ5
のベースエミツタ間電圧VBEを差引いた値とな
り、ローレベルの出力電圧OLを生じる（第５図
ｅ） ここで、本発明のレベル変換回路において、入
力電圧VINがローレベルVILの状態からハイレベル
VIHの状態に変化したときの状態を説明する。上
述したように、入力電圧VINがローレベルVILのと
き、トランジスタQ1のコレクタ電位VFは、ダイ
オードD6，D7，D8の順方向電圧の和で定まる値
VFH′、すなわち電源電圧VCCより低い電圧値とな
つている。このため、入力電圧VINがハイレベル
VIHとなると、トランジスタQ1のコレクタ電位
VFH′はすぐにトランジスタQ1のベース電位より下
がる。すなわち、安定なトランジスタQ1のコレ
クタ電位VFLに達するまでには、入力電圧VINの
変化に対して、時間D′の遅れがあるが、この時
間D′の遅れは、従来のレベル変換回路の時間Ｄ
の遅れに対してかなり短い時間である。よつて、
出力信号のリンギングピーク値△V′も小さくす
ることができる。
ａ）のとき、ダイオードD2は導通し、電圧VCは
VIN＋VSD（VSDはダイオードD2の順方向電圧）に
よつて定まるローレベルVCLとなる（第３図ｂ）。
トランジスタQ3のベースにはVCHとVCLの中間の
電圧VRが基準電圧として与えられているので、
従つてこの場合はトランジスタQ3には電流が流
されトランジスタQ2は遮断され、電流IQ2はロー
レベルとなる。これによつて、電圧VDは、電源
電圧VCCとなる。従つてトランジスタQ5のエミツ
タには電圧VCCからトランジスタQ5のベースエミ
ツタ間電圧VBEを差引いた値として定まるハイレ
ベルの出力電圧OHを生じる（第５図ｄ）。この
とき、抵抗R2に流れる電流は、、ダイオードD6−
D7−D8を通じて流れている。このため、トラン
ジスタQ1のコレクタ電位VFハイレベルVFH′、す
なわち、ダイオードD6，D7，D8の順方向電圧の
和で定まる値となつている（第５図ｃ） 今、入力電圧VIがハイレベルVIHになるとダイ
オードD2は遮断されて、電圧VCはハイレベルVCH
となるが、その値はトランジスタQ1のベースエ
ミツタ間電圧VBEと、ダイオードD3およびD4のそ
れぞれの順方向電圧VSDの和によつて定まる一定
値VCHにクランプされる（第５図ｂ）。電圧VCは
トランジスタQ2のベースに与えられているので、
トランジスタQ2は導通してコレクタ電流IQ2がト
ランジスタQ4、抵抗R5を経て流れて、ハイレベ
ルの電流を生じる。これによつて、トランジスタ
Q2のコレクタの電圧VDは、電源電圧VCCから抵抗
R3における電流IQ2Hの電圧降下を差引いたローレ
ベルの電圧となる。電圧VDはトランジスタQ5の
ベースに与えられているので、トランジスタQ5
のエミツタ電圧は、電圧VDLからトランジスタQ5
のベースエミツタ間電圧VBEを差引いた値とな
り、ローレベルの出力電圧OLを生じる（第５図
ｅ） ここで、本発明のレベル変換回路において、入
力電圧VINがローレベルVILの状態からハイレベル
VIHの状態に変化したときの状態を説明する。上
述したように、入力電圧VINがローレベルVILのと
き、トランジスタQ1のコレクタ電位VFは、ダイ
オードD6，D7，D8の順方向電圧の和で定まる値
VFH′、すなわち電源電圧VCCより低い電圧値とな
つている。このため、入力電圧VINがハイレベル
VIHとなると、トランジスタQ1のコレクタ電位
VFH′はすぐにトランジスタQ1のベース電位より下
がる。すなわち、安定なトランジスタQ1のコレ
クタ電位VFLに達するまでには、入力電圧VINの
変化に対して、時間D′の遅れがあるが、この時
間D′の遅れは、従来のレベル変換回路の時間Ｄ
の遅れに対してかなり短い時間である。よつて、
出力信号のリンギングピーク値△V′も小さくす
ることができる。
(g) 発明の効果
以上詳説した如く、本発明のレベル変換回路に
おいては、入力電圧VINがローレベルVINのとき
のトランジスタQ1のコレクタ電位をダイオード
D6，D7，D8の順方向電圧VFH′にクリツプしてお
くことにより、入力電圧VINのローレベルVILがハ
イレベルVIH変化したときの出力信号のリンギン
グピーク値を抑えることができるので、出力波形
を安定にすることができる。よつて、レベル変換
回路の後段に接続される差動論理回路に誤動作を
生じさせることが少なくなるという効果が得られ
る。
おいては、入力電圧VINがローレベルVINのとき
のトランジスタQ1のコレクタ電位をダイオード
D6，D7，D8の順方向電圧VFH′にクリツプしてお
くことにより、入力電圧VINのローレベルVILがハ
イレベルVIH変化したときの出力信号のリンギン
グピーク値を抑えることができるので、出力波形
を安定にすることができる。よつて、レベル変換
回路の後段に接続される差動論理回路に誤動作を
生じさせることが少なくなるという効果が得られ
る。
第１図はTTL論理レベルと差動論理レベルの
説明図、第２図は従来のレベル変換回路の構成例
を示す図、第３図は第２図の動作説明図、第４図
は本発明のレベル変換回路の構成例を示す図、第
５図は第４図の動作説明図である。 図中、Q1乃至Q6はNPNトランジスタ、D1乃至
D8はダイオード、R1乃至R11は抵抗、C1は抵抗R3
の寄生容量である。
説明図、第２図は従来のレベル変換回路の構成例
を示す図、第３図は第２図の動作説明図、第４図
は本発明のレベル変換回路の構成例を示す図、第
５図は第４図の動作説明図である。 図中、Q1乃至Q6はNPNトランジスタ、D1乃至
D8はダイオード、R1乃至R11は抵抗、C1は抵抗R3
の寄生容量である。
Claims (1)
- 【特許請求の範囲】 １ 第１のトランジスタのベースを順方向に接続
されたダイオードを介して信号入力端子に接続
し、第２のトランジスタのベースを基準電圧に接
続し、該第１及び第２のトランジスタのコレクタ
に夫々等しい値の負荷抵抗を設けた差動対トラン
ジスタと、 ベースが該差動対トランジスタの第１のトラン
ジスタのベース及び抵抗を介して基準電圧に接続
され、コレクタが抵抗を介して基準電圧に接続さ
れ、エミツタが順方向に接続されたダイオードを
介して接地された第３のトランジスタを有する定
電圧クランプ回路と、 前記差動対トランジスタのコレクタをベースに
接続されたエミツタフオロアトランジスタ回路と
を具え、 前記信号入力端子にTTL論理レベルの信号を
入力されたとき前記エミツタフオロアトランジス
タ回路の出力端子に差動論理レベルの信号を出力
するレベル変化回路において、 該第３のトランジスタのコレコタ電位を該ダイ
オード又は抵抗によつてクリツプし、該第３のト
ランジスタ回路の立ち上がり特性を改善したこと
を特徴とするレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57058807A JPS58177032A (ja) | 1982-04-08 | 1982-04-08 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57058807A JPS58177032A (ja) | 1982-04-08 | 1982-04-08 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58177032A JPS58177032A (ja) | 1983-10-17 |
| JPH0427732B2 true JPH0427732B2 (ja) | 1992-05-12 |
Family
ID=13094866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57058807A Granted JPS58177032A (ja) | 1982-04-08 | 1982-04-08 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58177032A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0193836U (ja) * | 1987-12-14 | 1989-06-20 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5531345A (en) * | 1978-08-28 | 1980-03-05 | Fujitsu Ltd | Level conversion circuit |
-
1982
- 1982-04-08 JP JP57058807A patent/JPS58177032A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5531345A (en) * | 1978-08-28 | 1980-03-05 | Fujitsu Ltd | Level conversion circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58177032A (ja) | 1983-10-17 |
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