JPS5919423A

JPS5919423A - パルス電圧発生回路

Info

Publication number: JPS5919423A
Application number: JP57128957A
Authority: JP
Inventors: Naoyuki Izaki; 井崎　直幸; Masayoshi Suzuki; 鈴木　政善; Akio Sagawa; 佐川　明男; Tatsuo Shimura; 志村　辰男
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-07-26
Filing date: 1982-07-26
Publication date: 1984-01-31
Also published as: JPH042007B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本兄明は高速な立上シ、立下り特性をもったパルス発生
回路に係シ、特に、高い耐電圧を備え、集積化に適した
パルス発生回路に関する。

一般に、容量性負荷、例えば、圧１１累子やプラズマパ
ネル、放電ファクシミリ用マルチスタイラス等はパルス
状の電圧によシ駆動される。このパルス電圧は立上り、
立下シが急峻で振幅の大きいことが要求される。このた
め＾速応答性を持つ高電圧出力のパルス発生回路として
高性能の単体索子と高抵抗（又は大電力抵抗）とからな
る回路が用いられるが、高価で消費電力も大きい。また
、単体素子であるため、装置を小型化する場合に、制約
があるなどの問題があった。これを解決し、集積回路化
が容易となる回路構成として、第１図に示す定電流形式
の駆動法が試みられる。

第１図において、１．２は各々定電流回路部であシ、１
は出力電圧の立上シを規足し、２は立下りを規定してい
る。３は出力段バッファ回路で、電源端子６と接地端子
８間に図示のように′設けられており、負荷は出力端子
７と接地間に設けられる。端子５にはバイアス電圧が印
加され、定電流回路は常時動作可能の状態にある。

いま、入力端子４に信号が加わり、高レベルとなるとト
ランジスタ１０が定電流駆動し、同時に、トランジスタ
１１もＯＮ状態となシ、定電流工。

を発生する。この定電流値は回路２で流し得る定電流値
■、に対し、Ｌ＞Ｉｔとなるよう設定され、この差電流
分がライン９を通して流れ、出力段トランジスタ３１を
駆動する。これによって出力端子７の電位は急速に電源
電圧付近まで上昇する。このとき、トランジスタ３２は
逆バイアスされている。次に、入力端子４の電位が低レ
ベルになると、定電流回路１は停止する。しかし、回路
２は動作状態にあるので、トランジスタ３１を逆バイア
スとし、トランジスタ３２からベース電流を引き抜く。

トランジスタ３２は導通し、端子７０電位は低下してゆ
く。このようにして出力端子７に入力に応じた高電圧の
パルスを発生させることができる。

入力信号の方向と出力電圧のそれが、逆方向の出力電圧
（すなわち、入力が低レベルのとき出力は高レベルにあ
る）を欲する場合には、第１図において、出力部３のト
ランジスタ３１と３２を交換すれば良い。

この回路に、さらに、高速化が要求される場合、出力部
３に使用されているトランジスタ３１及び３２の電流増
幅率を増加させれば良いことが知られている。しかし、
出力段に使用されているトランジスタは、一般に、電力
用でるシ、電流増幅率を増加させることは容易でない。

このため、オーディオ用の回路等で周知のように、出力
段をダーリントン接続する方法が用いられている。しか
しこの方法はパワ一部分のトランジスタの数が増すこと
になシ、集積化する場合にはチップ面積の増加し、コス
トアンプにつながる等の問題がある。

本発明の目的は、低消費電力で高速な立上）応答をもっ
た高電圧のパルス発生回路を提供するにある。

入カバルスに対する出力パルスは一般に第２図に示す時
間関係にあシ、各時間はｔｄ　：遅延時間ｔｒ：立上少時間ｔ、：蓄積時間ｔｆ　：立下）時間１、Ｒ：ターンオン時間＊ｏ　ｆ　ｆ　’ターンオン時間である。

本発明が目的としている立上り応答の高速化とは、ター
ンオン時間ｔｅａを短かくすること、すなわち、遅延時
間ｔａと立上り時間ｔ１の短縮を図ることに帰着する。

本発明者らは第１図に示した定電流形のパルス回路の応
答時間が次式で近似できることを解析的に確認し、この
結果、出力段トランジスタよりも、前段の定電流回路を
構成する素子の電流増幅率の増加が大きく寄与すること
に着目し、電流増幅率を増加させる手段として、定電流
回路部にダーリントン形式を採用することによって、立
上シ応答の高速化を図ったものである。

Ｉ、０°”＋１但し、ｈｌｌ・・・トランジスタ１１の電流増幅率ｈｓ
ｔ・・・トランジスタ３１の電流増幅率Ｉ、０・・・ト
ランジスタ１０のコレクタ電流■、ｏ・・・トランジス
タ２０のコレクタ′醒流人・・・定数、Ｃ・・・負荷容
量、■６．・・・電源電圧以下、本発明の実施例を図面
に従って説明する。

第３図は本発明の第１の実施例である。

本回路では、第１図に示したトランジスタ１１に相当す
る部分が、トランジスタ１２．１３のダイオ−トン接続
の回路構成３０となっている。このダーリントン接続さ
れたトランジスタを１個のｐｎｐトランジスタとみなせ
ば、第１図と同様の回路動作を行ない、入力に対応した
出力波形を得ることができる。

第３図において定電流回路部１にダーリントン接続を用
いる方法には、トランジスタ１０を置き変えることも考
えられる。すなわち（１）、　（２）式中の電流■１ｏ
を増加させる場合、立上勺応答を高速化するには同様の
効果があるが、しかし、これはトランジスタ１０がＯＮ
状態にある（入力信号が加わっている）期間、大電流が
流れ消費電力が増加してしまう。

本回路に示した位置をダーリントン接続とすることによ
って、出力が立上る短時間のみ大電流を流し、定常状態
にある期間は回路２によって定まる電流に押えることが
できる。このため、低清費亀力で立上り応答の高速化が
できる。また、出力段よシは電流が少ないので電流増幅
率を大きくすることができ、素子の面積も小さくできる
ので集積化のさい有利である。

第４図は本発明の第２の実施例である。

本回路では第３図に示したダーリントン回路がｐｎｐト
ランジスタ１４とｎｐｎ）ランジスタ１５によるインバ
ーテンドダーリントン回路４０の構成となっている他は
同様でらる。この形式のインバーテンドダーリントン回
路は全体として１）　ｒｌ　１）　トランジスタとして
動作するため本回路も第１図と同様の回路動作を示す。

本回路では第３図に示したｐｎｐ）ランラスタ２個によ
るダーリントン回路３０に比べ電流増幅率をより大きく
することができ、立上り応答をさらに高速化できる。ま
た、集積化する場合に、面積が大きくなり、特性のばら
つきも大きいｐｎｐトランジスタを減らすことができ、
コスト低減。

信頼性の向上が図れる。

第５図は本発明の第３の実施例である。

本回路では第４図に示しそインバーテンドダリントン回
路４０を構成するｎｐｎ）ランラスタ１５０ペース・エ
ミッタ間に抵抗４１を備える。

本回路でもインバーテンドダーリントン回路はｐｎｐト
ランジスタとして動くので回路動作は第１図に示すと同
様の動作となる。

本回路はダーリントン回路のキャリア蓄積時間を短かぐ
することができるので、第４．第２の実施例に比べ立下
に応答を速く（すなわち、第２図に示した蓄積時間ｔａ
％立下り時間１．を短かく）できる。またｎｐｎ）ラン
ジスタのＶｃｇｏを高めることができ、駆動電圧を高く
することができる。

なお、図中２０はｎｐｎ）ランジスタである。

本発明によれは、少ない消費電力で高速な立上シ応答の
高電圧パルス発生回路が得られ、また、本回路は集積回
路化において、特に、効果が大きい。

【図面の簡単な説明】

第１図は従来のパルス電圧発生回路図、第２図は入出力
パルス応答の説明図、第３図は本発明の第１の実施例の
回路図、第４図は本発明の第２の実施例の回路図、第５
図は本発明の第３の実施例の回路図である。１．２・・・定電流回路部、１０．２０・・・ｎｐｎ）
ランジスタ、１１・・・ｐｎｐトランジスタ、３０・・
・ｐｎｐダーリントン回路、４０・・・インバーテンド
ダーリントン回路、４１・・・抵抗。＄　１　目に第２目

Claims

【特許請求の範囲】１、電源電圧と接地レベル間に、直列に接続した第１及
び第２の定電流回路を備え、前記第１及び第２の定電流
回路の接続点よシバソファ回路部゛は負荷を駆動するパ
ルス電圧発生回路において、前記定電流回路にダーリン
トン回路を設けたことを特徴とするパルス電圧発生回路
。２、特許請求の範囲第１項記載のパルス電圧発生回路に
おいて、前記ダーリントン回路をインバーテンド（コン
プリメンタリ）ダーリントンとしたことを特徴とするパ
ルス電圧発生回路。３、％許請求の範囲第２項記載のインバーテンド（コン
プリメンタリ）ダーリントン回路のｎｐｎトランジスタ
のベース・エミッタ間に抵抗を設けたことを特徴とする
パルス電圧発生回路。