JPH04348613A - ディジタル信号駆動回路 - Google Patents
ディジタル信号駆動回路Info
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- JPH04348613A JPH04348613A JP3120614A JP12061491A JPH04348613A JP H04348613 A JPH04348613 A JP H04348613A JP 3120614 A JP3120614 A JP 3120614A JP 12061491 A JP12061491 A JP 12061491A JP H04348613 A JPH04348613 A JP H04348613A
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- JP
- Japan
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- voltage
- waveform
- circuit
- digital signal
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- 230000000630 rising effect Effects 0.000 claims description 34
- 238000013459 approach Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はディジタル信号駆動回路
に関し、特に多数の半導体集積回路を駆動するバーンイ
ンボードのディジタル信号駆動回路に関する。
に関し、特に多数の半導体集積回路を駆動するバーンイ
ンボードのディジタル信号駆動回路に関する。
【０００２】
【従来の技術】従来の、この種のディジタル信号駆動回
路は、図４に示されるように、負荷３２に対応して増幅
器３１により形成されている。図４において、入端子５
３より入力されるディジタル信号は、増幅器３１におい
て電圧増幅または電流増幅されて、負荷３２を駆動する
。この場合においては、負荷３２は、一例として入力抵
抗Ｒｉ 、入力容量Ｃｉ のＭＯＳ集積回路として表わ
されている。従って、増幅器３１の出力抵抗をＲｏ と
すると、入力端子５３から入力されるディジタル信号に
対応して、Ｒｏ とＣｉ によって決まる時定数により
Ｃｉ に対する充放電が行われ、これにより出力される
ディジタル信号が次段のＭＯＳ集積回路に伝達される。
路は、図４に示されるように、負荷３２に対応して増幅
器３１により形成されている。図４において、入端子５
３より入力されるディジタル信号は、増幅器３１におい
て電圧増幅または電流増幅されて、負荷３２を駆動する
。この場合においては、負荷３２は、一例として入力抵
抗Ｒｉ 、入力容量Ｃｉ のＭＯＳ集積回路として表わ
されている。従って、増幅器３１の出力抵抗をＲｏ と
すると、入力端子５３から入力されるディジタル信号に
対応して、Ｒｏ とＣｉ によって決まる時定数により
Ｃｉ に対する充放電が行われ、これにより出力される
ディジタル信号が次段のＭＯＳ集積回路に伝達される。
【０００３】従って、所定の時間においてディジタル信
号を次段に伝達するためには、前記出力抵抗Ｒｏ およ
び入力容量Ｃｉ の値を小さくし、この時定数により決
まるディジタル信号の立上り／立下り時間を十分に小さ
くするために、通常は、駆動回路の出力抵抗Ｒｏ を小
さくすることが求められる。更に、駆動される次段の半
導体集積回路の数が一定ではなく、入力容量Ｃｉ の値
が変動する場合においては、最大の負荷を見込んで駆動
回路の出力抵抗Ｒｏ の値を設計する必要がある。
号を次段に伝達するためには、前記出力抵抗Ｒｏ およ
び入力容量Ｃｉ の値を小さくし、この時定数により決
まるディジタル信号の立上り／立下り時間を十分に小さ
くするために、通常は、駆動回路の出力抵抗Ｒｏ を小
さくすることが求められる。更に、駆動される次段の半
導体集積回路の数が一定ではなく、入力容量Ｃｉ の値
が変動する場合においては、最大の負荷を見込んで駆動
回路の出力抵抗Ｒｏ の値を設計する必要がある。
【０００４】他方、ディジタル信号が高速になると、線
路インダクタンスＬｏ を無視することができなくなり
、且つ負荷３２における入力容量Ｃｉ が小さい場合に
は、この線路インダクタンスＬｏ による誘導性負荷に
起因して、負荷に伝達されるディジタル信号にリンギン
グが生じ、負荷である次段のＭＯＳ集積回路の入力とし
て、電源電圧以上のオーバーシュート電圧、または接地
電位以下のアンダーシュート等が発生される。
路インダクタンスＬｏ を無視することができなくなり
、且つ負荷３２における入力容量Ｃｉ が小さい場合に
は、この線路インダクタンスＬｏ による誘導性負荷に
起因して、負荷に伝達されるディジタル信号にリンギン
グが生じ、負荷である次段のＭＯＳ集積回路の入力とし
て、電源電圧以上のオーバーシュート電圧、または接地
電位以下のアンダーシュート等が発生される。
【０００５】
【発明が解決しようとする課題】上述した従来のディジ
タル信号駆動回路においては、負荷が大幅に変動した場
合、この変動に伴なって出力されるディジタル信号の立
上り／立下り時間が変動し、高速のディジタル信号の場
合、負荷に対して正確に当該ディジタル信号を伝達する
ことができないという欠点があり、また、オーバーシュ
ートおよびアンダーシュートが発生して、負荷のＣＭＯ
Ｓ集積回路のラッチアップトリガーとなり、当該集積回
路を破壊する危険性があるという欠点がある。
タル信号駆動回路においては、負荷が大幅に変動した場
合、この変動に伴なって出力されるディジタル信号の立
上り／立下り時間が変動し、高速のディジタル信号の場
合、負荷に対して正確に当該ディジタル信号を伝達する
ことができないという欠点があり、また、オーバーシュ
ートおよびアンダーシュートが発生して、負荷のＣＭＯ
Ｓ集積回路のラッチアップトリガーとなり、当該集積回
路を破壊する危険性があるという欠点がある。
【０００６】
【課題を解決するための手段】本発明のディジタル信号
駆動回路は、ディジタル信号を入力して、所定の負荷を
駆動するディジタル信号駆動回路において、前記ディジ
タル信号を増幅して出力する増幅回路と、前記ディジタ
ル信号を入力して、所定の基準とする立上り／立下り波
形を有する基準電圧を生成して出力する基準波形生成回
路と、前記増幅回路の出力電圧を入力して、所定の負荷
に電圧／電流を供給して駆動する駆動出力回路と、前記
基準波形生成回路の出力電圧Ａと、前記駆動出力回路の
出力電圧Ｂとを入力して、これらの出力電圧ＡおよびＢ
の差電圧を増幅して出力する差動増幅回路とを備え、前
記差動増幅回路の出力電圧による制御作用を介して、前
記駆動出力回路の負荷に対する駆動出力が、負荷の変動
に対応して制御調整されることを特徴としている。
駆動回路は、ディジタル信号を入力して、所定の負荷を
駆動するディジタル信号駆動回路において、前記ディジ
タル信号を増幅して出力する増幅回路と、前記ディジタ
ル信号を入力して、所定の基準とする立上り／立下り波
形を有する基準電圧を生成して出力する基準波形生成回
路と、前記増幅回路の出力電圧を入力して、所定の負荷
に電圧／電流を供給して駆動する駆動出力回路と、前記
基準波形生成回路の出力電圧Ａと、前記駆動出力回路の
出力電圧Ｂとを入力して、これらの出力電圧ＡおよびＢ
の差電圧を増幅して出力する差動増幅回路とを備え、前
記差動増幅回路の出力電圧による制御作用を介して、前
記駆動出力回路の負荷に対する駆動出力が、負荷の変動
に対応して制御調整されることを特徴としている。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、負荷
１６に対応して、ディジタル信号を増幅する増幅器１１
と、差動増幅器１２と、本駆動回路の出力段を形成する
ＭＯＳトランジスタ１３と、本駆動回路の基準波形発生
用の抵抗１４および容量１５とを備えて構成される。な
お、本実施例においても、従来例の場合と同様に、負荷
１６は、入力抵抗Ｒｉ および入力容量Ｃｉ のＭＯＳ
集積回路として表わされている図１において、図２に示
される立上り信号１０１が入力端子５１から入力される
ものとする。この立上り信号は、増幅器１１、抵抗１４
および容量１５により形成される積分回路に印加され、
この入力に対応して、容量１５の端子電圧も一定の時定
数に応じて立上る。この容量１５の端子電圧の立上り波
形は、図２に示されるように、予め本システムにおいて
最適な基準立上り波形１０２となるように設定されてい
る。
ク図である。図１に示されるように、本実施例は、負荷
１６に対応して、ディジタル信号を増幅する増幅器１１
と、差動増幅器１２と、本駆動回路の出力段を形成する
ＭＯＳトランジスタ１３と、本駆動回路の基準波形発生
用の抵抗１４および容量１５とを備えて構成される。な
お、本実施例においても、従来例の場合と同様に、負荷
１６は、入力抵抗Ｒｉ および入力容量Ｃｉ のＭＯＳ
集積回路として表わされている図１において、図２に示
される立上り信号１０１が入力端子５１から入力される
ものとする。この立上り信号は、増幅器１１、抵抗１４
および容量１５により形成される積分回路に印加され、
この入力に対応して、容量１５の端子電圧も一定の時定
数に応じて立上る。この容量１５の端子電圧の立上り波
形は、図２に示されるように、予め本システムにおいて
最適な基準立上り波形１０２となるように設定されてい
る。
【０００９】今、本駆動回路の出力段を形成するＭＯＳ
トランジスタ１３の出力電圧として、出力電圧の立上り
波形が、図２における立上り波形１０３のように、基準
立上り波形１０２よりも遅れて立上る状態においては、
差動増幅器１２に対する入力電圧としては、正相入力端
子（＋）に対する入力電圧（基準立上り波形）の方が、
逆相入力端子（−）に対する入力電圧よりも大であり、
ＭＯＳトランジスタ１３は、ベースに差動増幅器１２の
正の出力電圧を受けてオンの状態となる。この結果、駆
動回路の出力抵抗を形成するＭＯＳトランジスタ１３の
出力抵抗Ｒｏ の抵抗値はより一層低い値となり、駆動
回路自体の駆動能力が増大されて、図２における立上り
波形１０３が、立上り波形１０２に近ずくように作用す
る。また、負荷１６が小さく、本駆動回路の出力段を形
成するＭＯＳトランジスタ１３の出力電圧として、出力
電圧の立上り波形が、図２における立上り波形１０４の
ように、基準立上り波形１０２よりも進んで立上る状態
においては、差動増幅器１２の逆相入力端子（−）に対
する入力電圧の方が、正相入力端子（＋）に対する入力
電圧（基準立上り波形）よりも大となり、差動増幅器１
２の出力電圧は負の電圧となって、ＭＯＳトランジスタ
１３がオフの方向となるように作用する。このため、駆
動回路の出力段を形成するＭＯＳトランジスタ１３の出
力抵抗Ｒｏ の抵抗値はより大きい値となり、負荷１６
における入力容量Ｃｉ に対する充電時間が長くかかた
め、図２における立上り波形１０４が、立上り波形１０
２に近ずくように作用する。
トランジスタ１３の出力電圧として、出力電圧の立上り
波形が、図２における立上り波形１０３のように、基準
立上り波形１０２よりも遅れて立上る状態においては、
差動増幅器１２に対する入力電圧としては、正相入力端
子（＋）に対する入力電圧（基準立上り波形）の方が、
逆相入力端子（−）に対する入力電圧よりも大であり、
ＭＯＳトランジスタ１３は、ベースに差動増幅器１２の
正の出力電圧を受けてオンの状態となる。この結果、駆
動回路の出力抵抗を形成するＭＯＳトランジスタ１３の
出力抵抗Ｒｏ の抵抗値はより一層低い値となり、駆動
回路自体の駆動能力が増大されて、図２における立上り
波形１０３が、立上り波形１０２に近ずくように作用す
る。また、負荷１６が小さく、本駆動回路の出力段を形
成するＭＯＳトランジスタ１３の出力電圧として、出力
電圧の立上り波形が、図２における立上り波形１０４の
ように、基準立上り波形１０２よりも進んで立上る状態
においては、差動増幅器１２の逆相入力端子（−）に対
する入力電圧の方が、正相入力端子（＋）に対する入力
電圧（基準立上り波形）よりも大となり、差動増幅器１
２の出力電圧は負の電圧となって、ＭＯＳトランジスタ
１３がオフの方向となるように作用する。このため、駆
動回路の出力段を形成するＭＯＳトランジスタ１３の出
力抵抗Ｒｏ の抵抗値はより大きい値となり、負荷１６
における入力容量Ｃｉ に対する充電時間が長くかかた
め、図２における立上り波形１０４が、立上り波形１０
２に近ずくように作用する。
【００１０】このように、本発明のディジタル信号駆動
回路においては、出力段のＭＯＳトランジスタ１３の出
力波形は、負荷の大幅な変動に対しても、常時、所定の
基準立上り波形１０２に近ずくように制御され、一定の
立上り波形が得られる。
回路においては、出力段のＭＯＳトランジスタ１３の出
力波形は、負荷の大幅な変動に対しても、常時、所定の
基準立上り波形１０２に近ずくように制御され、一定の
立上り波形が得られる。
【００１１】図３に示されるのは、本発明の第２の実施
例を示すブロック図である。図３に示されるように、本
実施例は、負荷２７に対応して、ディジタル信号を増幅
する増幅器２１と、差動増幅器２２と、本駆動回路の出
力段を形成するＮＰＮトランジスタ２３および２４と、
本駆動回路の基準波形発生用の抵抗２５および容量２６
とを備えて構成される。なお、本実施例においても、従
来例および第１の実施例の場合と同様に、負荷２７は、
入力抵抗Ｒｉ および入力容量Ｃｉ のＭＯＳ集積回路
として表わされている図３において、本実施例の前記第
１の実施例と異なる点は、本実施例の出力段として、図
１のＭＯＳトランジスタ１３の代りにＮＰＮトランジス
タ２３および２４が設けられていることと、差動増幅器
２２の入力側が、正相入力端子および逆相入力端子とが
入替えられていることである。この場合において出力段
を形成するＮＰＮトランジスタ２３および２４は、本駆
動回路の出力ラインに流れる電流を調整する機能を有し
ており、これにより、負荷２７に供給される電流は可変
となる。なお、本実施例においては、容量２０の端子電
圧が差動増幅器２２に入力され、また、出力段のＮＰＮ
トランジスタ２３および２４の動作に対応して、ＮＰＮ
トランジスタ２４のエミッタから差動増幅器２２に入力
される電圧が逆相入力端子に入力されており、出力段の
ＮＰＮトランジスタ２４の出力電圧の立上り波形が、図
２における立上り波形１０３のように、基準立上り波形
１０２よりも遅れて立上る状態においては、差動増幅器
２２の逆相入力端子（−）に対する入力電圧（基準立上
り波形）の方が、正相入力端子（＋）に対する入力電圧
よりも大となり、差動増幅器２２の出力電圧は負の電圧
となって、ＮＰＮトランジスタ２３がオフの方向となる
ように作用する。このため、駆動回路の出力段を形成す
るＮＰＮトランジスタ２４から負荷１６に供給される出
力電流が増大し、図２における立上り波形１０３が、基
準立上り波形１０２に近ずくように作用する。また、出
力段のＮＰＮトランジスタ２４の出力電流の立上り波形
が、図２における立上り波形１０４のように、基準立上
り波形１０２よりも進んで立上る状態においては、差動
増幅器２２の正相入力端子（＋）に対する入力電圧の方
が、逆相入力端子（−）に対する入力電圧（基準立上り
波形）よりも大となり、差動増幅器２２の出力電圧は正
の電圧となって、ＮＰＮトランジスタ２３がオンの状態
となる。このため、駆動回路の出力段を形成するＮＰＮ
トランジスタ２４から負荷１６に供給される出力電流が
減少し、図２における立上り波形１０４が、基準立上り
波形１０２に近ずくように作用する。
例を示すブロック図である。図３に示されるように、本
実施例は、負荷２７に対応して、ディジタル信号を増幅
する増幅器２１と、差動増幅器２２と、本駆動回路の出
力段を形成するＮＰＮトランジスタ２３および２４と、
本駆動回路の基準波形発生用の抵抗２５および容量２６
とを備えて構成される。なお、本実施例においても、従
来例および第１の実施例の場合と同様に、負荷２７は、
入力抵抗Ｒｉ および入力容量Ｃｉ のＭＯＳ集積回路
として表わされている図３において、本実施例の前記第
１の実施例と異なる点は、本実施例の出力段として、図
１のＭＯＳトランジスタ１３の代りにＮＰＮトランジス
タ２３および２４が設けられていることと、差動増幅器
２２の入力側が、正相入力端子および逆相入力端子とが
入替えられていることである。この場合において出力段
を形成するＮＰＮトランジスタ２３および２４は、本駆
動回路の出力ラインに流れる電流を調整する機能を有し
ており、これにより、負荷２７に供給される電流は可変
となる。なお、本実施例においては、容量２０の端子電
圧が差動増幅器２２に入力され、また、出力段のＮＰＮ
トランジスタ２３および２４の動作に対応して、ＮＰＮ
トランジスタ２４のエミッタから差動増幅器２２に入力
される電圧が逆相入力端子に入力されており、出力段の
ＮＰＮトランジスタ２４の出力電圧の立上り波形が、図
２における立上り波形１０３のように、基準立上り波形
１０２よりも遅れて立上る状態においては、差動増幅器
２２の逆相入力端子（−）に対する入力電圧（基準立上
り波形）の方が、正相入力端子（＋）に対する入力電圧
よりも大となり、差動増幅器２２の出力電圧は負の電圧
となって、ＮＰＮトランジスタ２３がオフの方向となる
ように作用する。このため、駆動回路の出力段を形成す
るＮＰＮトランジスタ２４から負荷１６に供給される出
力電流が増大し、図２における立上り波形１０３が、基
準立上り波形１０２に近ずくように作用する。また、出
力段のＮＰＮトランジスタ２４の出力電流の立上り波形
が、図２における立上り波形１０４のように、基準立上
り波形１０２よりも進んで立上る状態においては、差動
増幅器２２の正相入力端子（＋）に対する入力電圧の方
が、逆相入力端子（−）に対する入力電圧（基準立上り
波形）よりも大となり、差動増幅器２２の出力電圧は正
の電圧となって、ＮＰＮトランジスタ２３がオンの状態
となる。このため、駆動回路の出力段を形成するＮＰＮ
トランジスタ２４から負荷１６に供給される出力電流が
減少し、図２における立上り波形１０４が、基準立上り
波形１０２に近ずくように作用する。
【００１２】即ち、本実施例においても、出力段のＮＰ
Ｎトランジスタ２４の出力波形は、負荷の大幅な変動に
対しても、常時、所定の基準立上り波形１０２に近ずく
ように制御され、一定の立上り波形が得られる。
Ｎトランジスタ２４の出力波形は、負荷の大幅な変動に
対しても、常時、所定の基準立上り波形１０２に近ずく
ように制御され、一定の立上り波形が得られる。
【００１３】なお、上記の説明においては、ディジタル
信号の立上り波形についての説明を行い、立下り波形に
ついての説明は省略しているが、当該ディジタル信号の
立下りについても、立上りの場合と同様の動作および効
果が得られることは、本発明の駆動回路の回路構成より
明白である。
信号の立上り波形についての説明を行い、立下り波形に
ついての説明は省略しているが、当該ディジタル信号の
立下りについても、立上りの場合と同様の動作および効
果が得られることは、本発明の駆動回路の回路構成より
明白である。
【００１４】
【発明の効果】以上説明したように、本発明は、出力電
圧／出力電流の立上り／立下り特性に関して、所定の基
準立上り／立下り波形を維持させる自動調整作用を介し
て、負荷の大幅な変動に対しても、高速のディジタル信
号に対する駆動動作を正常に行い得るという効果があり
、また、オーバーシュートまたはアンダーシュート等に
よる負荷のＣＭＯＳ集積回路を破壊させるという障害を
排除することができるという効果がある。
圧／出力電流の立上り／立下り特性に関して、所定の基
準立上り／立下り波形を維持させる自動調整作用を介し
て、負荷の大幅な変動に対しても、高速のディジタル信
号に対する駆動動作を正常に行い得るという効果があり
、また、オーバーシュートまたはアンダーシュート等に
よる負荷のＣＭＯＳ集積回路を破壊させるという障害を
排除することができるという効果がある。
【図１】本発明の第１の実施例を示すブロック図である
。
。
【図２】駆動回路における立上り特性を示す図である。
【図３】本発明の第２の実施例を示すブロック図である
。
。
【図４】従来例を示すブロック図である。
１１、２１、３１ 増幅器
１２、２２ 差動増幅器
１３ ＭＯＳトランジスタ
１４、２５ 抵抗
１５、２６ 容量
１６、２７、３２ 負荷
Claims (1)
- 【請求項１】 ディジタル信号を入力して、所定の負
荷を駆動するディジタル信号駆動回路において、前記デ
ィジタル信号を増幅して出力する増幅回路と、前記ディ
ジタル信号を入力して、所定の基準とする立上り／立下
り波形を有する基準電圧を生成して出力する基準波形生
成回路と、前記増幅回路の出力電圧を入力して、所定の
負荷に電圧／電流を供給して駆動する駆動出力回路と、
前記基準波形生成回路の出力電圧Ａと、前記駆動出力回
路の出力電圧Ｂとを入力して、これらの出力電圧Ａおよ
びＢの差電圧を増幅して出力する差動増幅回路と、を備
え、前記差動増幅回路の出力電圧による制御作用を介し
て、前記駆動出力回路の負荷に対する駆動出力が、負荷
の変動に対応して制御調整されることを特徴とするディ
ジタル信号駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120614A JPH04348613A (ja) | 1991-05-27 | 1991-05-27 | ディジタル信号駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120614A JPH04348613A (ja) | 1991-05-27 | 1991-05-27 | ディジタル信号駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04348613A true JPH04348613A (ja) | 1992-12-03 |
Family
ID=14790606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3120614A Pending JPH04348613A (ja) | 1991-05-27 | 1991-05-27 | ディジタル信号駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04348613A (ja) |
-
1991
- 1991-05-27 JP JP3120614A patent/JPH04348613A/ja active Pending
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