KR20060121833A

KR20060121833A - 전원 장치 및 그것을 구비하는 전자 기기

Info

Publication number: KR20060121833A
Application number: KR1020067004036A
Authority: KR
Inventors: 마사루 사카이
Original assignee: 로무 가부시키가이샤
Priority date: 2003-08-29
Filing date: 2004-08-23
Publication date: 2006-11-29
Also published as: JPWO2005022284A1; TWI355792B; TW200509510A; WO2005022284A1; CN100476677C; JP4614234B2; US20070126408A1; CN1846184A

Abstract

중부하인 경우에 충분한 전류를 공급하고, 부하가 변동한 경우에 과도 응답을 고속으로 할 수 있는 저소비 전력의 전원 장치를 제공한다. 이 전원 장치(1)는 출력 단자(VTT 출력 단자)에 전력을 공급하는 입력 전원 VTT_IN과 접지 전위의 사이에 설치된 NMOS형 출력 트랜지스터(11, 12)와, 기준 전압 VREF를 생성하는 기준 전압 생성 회로(6)와, 출력 전원 전압 VTT를 피드백 입력하고, 기준 전압 VREF와 비교하여 NMOS형 출력 트랜지스터(11, 12)를 각각 제어하는 차동 증폭 회로(13, 14)를 구비하고, 차동 증폭 회로(13, 14)는 출력 전원 전압 VTT에 NMOS형 트랜지스터(11, 12)가 함께 오프하는 전압 범위를 설정하기 위하여, 입력되는 기준 전압 VREF와 출력 전원 전압 VTT와의 사이에 입력 오프셋 전압을 갖는다.

Description

전원 장치 및 그것을 구비하는 전자 기기{POWER SUPPLY APPARATUS AND ELECTRONIC DEVICE HAVING THE SAME}

본 발명은 고속 메모리 장치에 적합한 푸시풀형의 전원 장치, 및 그 전원 장치를 구비하고, 그 출력을 터미네이션용 전원에 이용하는 전자 기기에 관한 것이다.

최근, 전자 기기의 고성능화에 수반하여, 데이터 전송 속도보다 고속화하는데 도모하는 메모리 장치의 개발이 활발히 행해지고 있다. 그 중에서, 클록 신호에 동기하여 동작하는 동기식(synchronous) DRAM(SDRAM)의 데이터 전송 속도를 고속화함으로써, 데이터 전송을 클록 신호의 상승과 하강의 양(兩)쪽 엣지에 동기시키는 DDR(Double Data Rate) 동기식 DRAM(DDR-SDRAM)이 실용화되어 있다.

그리고, DDR-SDRAM에서는 이 고속의 데이터 전송이기 때문에, 터미네이션용 전원 전압과 기준 전압을 이용한 고속으로 소진폭의 인터페이스가 채용되고 있다(예를 들면, 특허 문헌 1). 도 4는 이 인터페이스의 구성을 나타내는 전자 기기의 부분 회로도이다. 이 전자 기기(49)는 예를 들면 마이크로 컴퓨터인 컨트롤러(51), DDR-SDRAM(52), 터미네이션용 전원 전압 VTT를 출력하는 터미네이션용 전원 장치(50)를 구비하고 있다. 컨트롤러(51)와 DDR-SDRAM(52)과는 인터페이스용 저항(53) 을 통하여 신호 라인에 의해 접속되고, 이 신호 라인과 터미네이션용 전원 장치(50)의 터미네이션용 전원 VTT는 인터페이스용 저항(53)의 DDR-SDRAM(52)측의 접속점 N1에서 인터페이스용 저항(54)을 통하여 접속되어 있다.

이 예에서는 컨트롤러(51) 및 DDR-SDRAM(52)의 시스템 전원 VDD는 2.5V 로, 터미네이션용 전원 전압 VTT와 기준 전압 VREF는 1.25V 로, 또 인터페이스용 저항(53, 54)의 저항값은 동일하게 되어 있다. 컨트롤러(51)는 그 출력 회로(61)가 CMOS 형식으로 구성되고, 하이 레벨로서 2.5V, 로 레벨로서 0V를 출력한다. 이 하이 및 로 레벨의 전압은 인터페이스용 저항(53, 54)에서 분할되고, 접속점 N1에서는 각각 1.875V, 0.625V 로 소진폭화된다. 이 소진폭화된 신호는 DDR-SDRAM(52)의 입력 신호 차동 증폭기(62)의 비반전 입력 단자에 입력되고, 반전 입력 단자에 입력되는 기준 전압 VREF의 1.25V 와 비교함으로써, 하이 레벨인지 로 레벨인지가 고속으로 판정된다.

따라서, 이와 같은 고속으로 신호가 소진폭화된 인터페이스를 실현하기 위해서는 터미네이션용 전원 전압 VTT와 기준 전압 VREF를 출력하는 터미네이션용 전원 장치(50)가 필요하다. 이 터미네이션용 전원 장치(50)로서 이용되는 종래의 전원 장치를 도 5에 나타낸다. 이 전원 장치(101)는 이른바 푸시풀형이며, 터미네이션용 전원 전압 VTT를 터미네이션용 전원 전압 출력 단자(VTT 출력 단자)로부터, 기준 전압 VREF를 기준 전압 출력 단자(VREF 출력 단자)로부터 출력한다.

이 전원 장치(101)는 시스템 전원 VDD의 전압을 저항(117, 118)에 의해 분할하여 기준 전압 VREF를 생성하고, 버퍼 앰프(115)를 통하여 출력하는 기준 전압 생 성 회로(106)와, VTT 출력 단자에 접속되는 PMOS형 트랜지스터(111) 및 NMOS형 트랜지스터(112)와, 터미네이션용 전원 전압 VTT가 피드백(feedback) 입력되고, 기준 전압 VREF와 비교하여 PMOS형 트랜지스터(111) 및 NMOS형 트랜지스터(112)를 제어하는 차동 증폭기(113)로 구성된다. 또한, 저항(117, 118)은 동일한 저항값으로 되어 있다.

이 기준 전압 생성 회로(106)는 시스템 전원, 즉 입력 전원 VDD가 2.5V 이고, 저항(117, 118)의 분할에 의해 기준 전압 VREF으로서 1.25V 를 생성하고 있다. 그리고, 이 기준 전압 VREF에 터미네이션용 전원 전압 VTT를 일치시키도록, 차동 증폭기(113), PMOS형 트랜지스터(111), NMOS형 트랜지스터(112)로 이루어지는 피드백 루프가 작용하는 것이다.

특허 문헌 1: 일본 특개 2001-195884호 공보

이와 같이, 이 전원 장치(101)는 터미네이션용 전원 전압 VTT와 기준 전압 VREF를 출력할 수 있다. 그러나, 이러한 전압은 입력 전원 VDD의 전압과 접지 전위의 거의 중앙에 있는 중간 전압이고, PMOS형 트랜지스터(111) 및 NMOS형 트랜지스터(112)는 함께 온하기 때문에 이들을 흐르는 관통 전류가 크고, 그 결과 전원 장치(101)의 소비 전력이 커진다.

또, 중(heavy)부하인 경우에 충분한 전류를 공급하고, 부하가 변동한 경우에 과도(過渡) 응답을 고속으로 하기 위해서는 PMOS형 트랜지스터(111)의 전류 구동 능력을 높일 필요가 있다. 그러나, PMOS형 트랜지스터(111)의 최대 전류 능력은 그 게이트 전압을 접지 전위로 했을 때이므로 한계가 있다.

본 발명은 이상의 사유를 감안하여 이루어진 것으로, 그 목적으로 하는 바는 중부하인 경우에 충분한 전류를 공급하는 것, 부하가 변동한 경우에 과도 응답을 고속으로 할 수 있고, 또 저소비 전력화를 도모할 수 있는 전원 장치, 및 그것을 이용하여 고성능화에 대응할 수 있는 전자 기기를 제공하는 것이다.

상기의 과제를 해결하기 위하여, 본 발명에 관한 전원 장치는 출력 단자로부터 출력 전원 전압을 출력하는 전원 장치로서, 기준 전압을 생성하는 기준 전압 생성 회로와, 드레인이 출력 단자에 전력을 공급하는 입력 전원에, 소스가 출력 단자에 각각 접속되는 제1의 NMOS형 트랜지스터와, 드레인이 출력 단자에, 소스가 접지 전위에 각각 접속되는 제2의 NMOS형 트랜지스터와, 출력 전원 전압을 피드백 입력하고, 기준 전압 생성 회로로부터 입력되는 기준 전압과 비교하여 제1, 제2의 NMOS형 트랜지스터를 각각 제어하는 제1, 제2의 차동 증폭 회로를 구비하고, 상기 제1, 제2의 차동 증폭 회로는 출력 전원 전압에 제1, 제2의 NMOS형 트랜지스터가 함께 오프하는 전압 범위를 설정하기 위하여, 입력되는 기준 전압과 출력 전원 전압과의 사이에 입력 오프셋 전압을 갖게 하는 것을 특징으로 한다.

본 발명에 관한 다른 전원 장치는 출력 단자로부터 출력 전원 전압을 출력하는 전원 장치로서, 상측 기준 전압과 하측 기준 전압을 생성하는 기준 전압 생성 회로와, 드레인이 출력 단자에 전력을 공급하는 입력 전원에, 소스가 출력 단자에 각각 접속되는 제1의 NMOS형 트랜지스터와, 드레인이 출력 단자에, 소스가 접지 전위에 각각 접속되는 제2의 NMOS형 트랜지스터와, 출력 전원 전압을 피드백 입력하고, 하측 기준 전압과 비교하여 제1의 NMOS형 트랜지스터를 제어하는 제1의 차동 증폭 회로와, 출력 전원 전압을 피드백 입력하고, 상측 기준 전압과 비교하여 제2의 NMOS형 트랜지스터를 제어하는 제2의 차동 증폭 회로를 구비하고, 상기 출력 전원 전압에 제1, 제2의 NMOS형 트랜지스터가 함께 오프하는 전압 범위를 설정하고 있는 것을 특징으로 한다.

또, 이러한 전원 장치는 제1의 차동 증폭 회로의 입력 전원이 출력 단자에 전력을 공급하는 입력 전원보다 높은 전압이라고 할 수도 있다.

본 발명에 관한 전자 기기는 상기 중 어느 하나의 전원 장치와, 메모리 장치 및 컨트롤러를 구비하는 전자 기기로서, 메모리 장치와 컨트롤러와는 제1의 저항을 통하여 적어도 하나의 신호 라인으로 접속되고, 전원 장치의 출력 단자는 터미네이션용 전원으로서 제2의 저항을 통하여 신호 라인의 메모리 장치측에 접속되어 있는 것을 특징으로 한다.

도 1은 본 발명의 실시 형태에 관한 전원 장치의 회로도.

도 2는 향상의 오프셋 전압 생성 회로의 회로도.

도 3은 본 발명의 다른 실시 형태에 관한 전원 장치의 회로도.

도 4는 고속으로 신호를 소진폭화한 인터페이스를 구성하는 전자 기기의 부분 회로도.

도 5는 배경 기술의 전원 장치의 회로도.

<부호의 설명>

1, 2 전원 장치 6, 7 기준 전압 생성 회로

11 제1의 NMOS형 트랜지스터 12 제2의 NMOS형 트랜지스터

13 제1의 차동 증폭 회로 14 제2의 차동 증폭 회로

21 제1의 오프셋 전압 생성 회로 22 제2의 오프셋 전압 생성 회로

23 제1의 OP 앰프 24 제2의 OP 앰프

49 고속으로 소진폭의 인터페이스를 구성하는 전자 기기

50 터미네이션용 전원 장치 51 컨트롤러

52 DDR-SDRAM 53, 54 인터페이스용 저항

이하, 본 발명이 전술한 도 4에 나타낸 전자 기기에 이용되는 실시 형태를 도면을 참조하여 설명한다. 도 1은 본 발명의 실시 형태인 전원 장치(1)의 회로도이다.

전원 장치(1)는 이른바 푸시풀형이고, 출력 전원 전압, 즉 터미네이션용 전원 전압 VTT를 터미네이션용 전원 전압 출력 단자(VTT 출력 단자)로부터, 기준 전압 VREF를 기준 전압 출력 단자(VREF 출력 단자)로부터 출력하는 것이고, 기준 전압 VREF를 생성하는 기준 전압 생성 회로(6)와, 드레인이 입력 전원 VTT_IN에, 소스가 VTT 출력 단자에 각각 접속되는 제1의 NMOS형 트랜지스터(11)와, 드레인이 VTT 출력 단자에 접속되고, 소스가 접지되는 제2의 NMOS형 트랜지스터(12)와, 터미네이션용 전원 전압 VTT가 피드백 입력되고, 기준 전압 VREF와 비교하여 제1, 제2의 NMOS형 트랜지스터(11, 12)를 각각 제어하는 제1, 제2의 차동 증폭 회로(13, 14)를 구비한다. 따라서, 제1의 차동 증폭 회로(13), 제1의 NMOS형 트랜지스터(11)는 제1의 피드백 루프를 형성하고, 제2의 차동 증폭 회로(14), 제2의 NMOS형 트랜지스터(12)는 제2의 피드백 루프를 형성한다. 또한, VTT 출력 단자에는 터미네이션용 전원 전압 VTT를 안정화하는 안정화 콘덴서(도시하지 않음)가 접속되어 있다. 또, 이 전원 장치(1)는 이것을 이용하는 전자 기기에 유연하게 대응하기 위하여, 3 종류의 입력 전원(VTT_IN, VDDQ, VCC)을 갖고 있으나, 이러한 구체적인 전압에 대해서는 후술한다.

기준 전압 생성 회로(6)는 입력 전원 VDDQ의 전압을 분할하여 기준 전압 VREF를 생성하는 저항(17, 18)과, 이 기준 전압 VREF를 출력하는 버퍼 앰프(15)로 구성된다. 저항(17, 18)은 동일한 저항값으로 하고 있다. 기준 전압 VREF는 기준 전압 출력 단자(VREF 출력 단자)로부터 외부에 출력되는 동시에, 제1 및 제2의 차동 증폭 회로(13, 14)에 출력된다.

제1의 차동 증폭 회로(13)는 제1의 오프셋 전압 생성 회로(21)와 제1의 OP 앰프(23)로 구성된다. 제1의 오프셋 전압 생성 회로(21)는 제1의 피드백 루프에 의한 터미네이션용 전원 전압 VTT와, 기준 전압 생성 회로(6)가 출력하는 기준 전압 VREF가 입력되고, 터미네이션용 전원 전압 VTT에 오프셋 전압을 상대적으로 부가한다. 그리고, 제1의 OP 앰프(23)에는 오프셋 전압이 부가된 터미네이션용 전원 전압 VTT가 반전 입력 단자에, 기준 전압 VREF가 비반전 입력 단자에 각각 입력된다. 따라서, 제1의 차동 증폭 회로(13)는 터미네이션용 전원 전압 VTT가 기준 전압 VREF보다 오프셋 전압만큼 낮은 전압으로 평형하게 중심 전압을 출력한다. 즉, 터미네 이션용 전원 전압 VTT가 기준 전압 VREF보다 오프셋 전압만큼 낮은 전압 이상에서는 제1의 NMOS형 트랜지스터(11)는 오프하는 것이다.

제2의 차동 증폭 회로(14)는 제2의 오프셋 전압 생성 회로(22)와 제2의 OP 앰프(24)로 구성된다. 제2의 오프셋 전압 생성 회로(22)는 제2의 피드백 루프에 의한 터미네이션용 전원 전압 VTT와, 기준 전압 생성 회로(6)가 출력하는 기준 전압 VREF가 입력되고, 기준 전압 VREF에 오프셋 전압을 상대적으로 부가한다. 그리고, 제2의 OP 앰프(24)에는 오프셋 전압이 부가된 기준 전압 VREF가 반전 입력 단자에, 터미네이션용 전원 전압 VTT가 비반전 입력 단자에 각각 입력된다. 따라서, 제2의 차동 증폭 회로(14)는 터미네이션용 전원 전압 VTT가 기준 전압 VREF보다 오프셋 전압만큼 높은 전압으로 평형하게 중심 전압을 출력한다. 즉, 터미네이션용 전원 전압 VTT가 기준 전압 VREF보다 오프셋 전압만큼 높은 전압 이하에서는 제2의 NMOS형 트랜지스터(12)는 오프하는 것이다.

이와 같이 피드백된 터미네이션용 전원 전압 VTT와 기준 전압 VREF에 오프셋 전압을 상대적으로 부가함으로써, 제1, 제2의 차동 증폭 회로(13, 14)는 입력 오프셋 전압을 갖고, 제1, 제2의 NMOS형 트랜지스터(11, 12)가 함께 오프하는 전압 범위가 터미네이션용 전원 전압 VTT에 설치되게 된다.

여기서, 제1, 제2의 NMOS형 트랜지스터(11, 12)가 함께 오프하는 전압 범위는 터미네이션용 전원 전압 VTT에 허용되는 기준 전압 VREF로부터의 차이 전압을 고려하여 설정된다. 예를 들면, 터미네이션용 전원 전압 VTT는 기준 전압 VREF에 대하여 ±30mV 가 허용된다. 그리고, 본 실시 형태에서는 터미네이션용 전원 전압 VTT가 기준 전압 VREF에 대하여 ±5mV 의 범위에서 제1, 제2의 NMOS형 트랜지스터가 함께 오프하도록 한다. 그 때문에, 제1, 제2의 오프셋 전압 생성 회로(21, 22)의 오프셋 전압은 5mV 로 된다.

다음에, 전원 장치(1)의 각 부에 있어서 전압에 대해 설명한다. 본 실시 형태에서는 제1, 제2의 차동 증폭 회로(13, 14) 및 버퍼 앰프(15)의 입력 전원 VCC를 5V 로 설정하고, 제1의 NMOS형 트랜지스터(11)의 입력 전원 VTT_IN과 저항(17, 18)에 입력하는 입력 전원 VDDQ는 입력 전원 VCC로부터 레귤레이터(도시하지 않음)에 의해 강압하고, 전술한 도 4에 있어서 시스템 전원 VDD와 동일한 2.5V 로 설정하고 있다. 따라서, 입력 전원 VDDQ의 전압 2.5V 로부터 저항(17, 18)의 분할에 의해 생성하는 기준 전압 VREF은 1.25V 로 된다.

그리고, 터미네이션용 전원 전압 VTT가 1.25V - 5mV 보다 낮으면, 전술한 제1의 피드백 루프에 의해 제1의 NMOS형 트랜지스터(11)가 온하고, 터미네이션용 전원 전압 VTT를 상승시킨다. 동일하게, 터미네이션용 전원 전압 VTT가 1.25V + 5mV를 넘으면, 제2의 피드백 루프에 의해 제2의 NMOS형 트랜지스터(12)가 온하고, 터미네이션용 전원 전압 VTT를 강하시킨다. 이렇게 하여, 터미네이션용 전원 전압 VTT는 거의 1.25V ± 5mV 로 유지된다.

이상과 같이, 전원 장치(1)는 제1, 제2의 NMOS형 트랜지스터를 각별하게 제어하는 제1, 제2의 차동 증폭 회로(13, 14)를 각별하게 최적화함으로써, 과도 응답 특성 등을 개선할 수 있다. 그리고, 터미네이션용 전원 전압 VTT가 기준 전압 VREF에 대하여 일정한 범위에서, 제1, 제2의 NMOS형 트랜지스터를 함께 오프시킴으로 써, VTT 출력 단자로 연결되는 부하가 무(無)부하인 경우나 부하가 변동한 경우에, 제1의 NMOS형 트랜지스터로부터 제2의 NMOS형 트랜지스터로의 관통 전류가 흐르는 것을 방지할 수 있고, 저소비 전력화를 달성할 수 있다.

또, 제1, 제2의 차동 증폭 회로(13, 14)는 그 입력 전원 VCC를 5V 로 설정하고 있으므로, 최대 5V 를 출력할 수 있다. 따라서, 제1, 제2의 NMOS형 트랜지스터(11, 12)의 게이트 전압을 입력 전원 VTT_IN보다 높게 할 수 있고, 그러한 전류 구동 능력도 높게 할 수 있다. 이로 인해, 중부하인 경우에서도 충분한 전류를 공급할 수 있고, 부하 변동의 과도 응답을 고속으로 하는 것이 가능하게 된다.

또한, 제1의 NMOS형 트랜지스터(11)의 입력 전원 VTT_IN과, 저항(17, 18)에 입력하는 입력 전원 VDDQ는 이 실시 형태에서 동일한 전압, 구체적으로는 2.5V 로 설정하고 있으나, 차이가 나도 관계없다. 즉, 입력 전원 VTT_IN의 전압을 올려서 제1의 NMOS형 트랜지스터(11)의 전류 능력을 증가시킬 수 있다. 그러나, 이 경우, 입력 전원 VTT_IN용의 다른 레귤레이터가 필요하게 되거나, 제1의 NMOS형 트랜지스터(11)에서의 전력 손실이 커진다.

다음에, 제1, 제2의 오프셋 전압 생성 회로(21, 22)의 구체적인 회로 구성을 도 2에 나타낸다. 전원, BG는 밴드갭형 정전압원이고, 그 전압을 저항(31, 32)에 의해 분할하여 5mV 를 생성하고 있다. 그리고, 5mV 에 대응하는 전류 I1이 저항(33)에 흐른다. 이 전류 I1은 커런트 미러 회로로 전달되고, 저항(34)의 양 단에 직렬로 접속되는 PMOS형 트랜지스터(38)와 NMOS형 트랜지스터(39)에, 저항(36)의 양 단에 직렬로 접속되는 PMOS형 트랜지스터(44)와 NMOS형 트랜지스터(45)에 각각 흐른다. 여기서, 저항(34, 36) 및 후술하는 저항(35, 37)은 저항(33)과 동일한 저항값 R로 되어 있다.

저항(34)과 PMOS형 트랜지스터(38)의 접속점은 PMOS형 트랜지스터(38)와 병렬로 전류 I2를 흘리는 정전류원(40)이 접속되고, 또한 제1의 OP 앰프(23)의 반전 입력 단자에 출력하는 단자(OUTA-)로 되어 있다. 저항(34)과 NMOS형 트랜지스터(39)의 접속점에는 NMOS형 트랜지스터(39)와 병렬인 PNP형 트랜지스터(42)의 이미터가 접속되어 있다. 또, 저항(35)의 양 단은 전류 I2를 흘리는 정전류원(41)과 PNP형 트랜지스터(43)의 이미터가 각각 접속되어 있다. 저항(35)과 정전류원(41)과의 접속점은 제1의 OP 앰프(23)의 비반전 입력 단자에 출력하는 단자(OUTA+)로 되어 있다. 또, PNP형 트랜지스터(42)의 베이스에는 터미네이션용 전원 전압 VTT가 PNP형 트랜지스터(43)의 베이스에는 기준 전압 VREF가 입력되도록 하고 있다.

또, 저항(36)과 PMOS형 트랜지스터(44)의 접속점은 PMOS형 트랜지스터(44)와 병렬로 전류 I2를 흘리는 정전류원(46)이 접속되고, 또 제2의 OP 앰프(24)의 반전 입력 단자에 출력하는 단자(OUTB-)로 되어 있다. 저항(36)과 NMOS형 트랜지스터(45)의 접속점에는 NMOS형 트랜지스터(45)와 병렬인 PNP형 트랜지스터(48)의 이미터가 접속되어 있다. 또, 저항(37)의 양 단은 전류 I2를 흘리는 정전류원(47)과 PNP형 트랜지스터(49)의 이미터가 접속되어 있다. 저항(37)과 정전류원(47)과의 접속점은 제2의 OP 앰프(24)의 비반전 입력 단자에 출력하는 단자(OUTB+)로 되어 있다. 또, PNP형 트랜지스터(48)의 베이스에는 기준 전압 VREF가 PNP형 트랜지스터(49)의 베이스에는 터미네이션용 전원 전압 VTT가 입력되도록 하고 있다.

PNP형 트랜지스터(42)의 베이스에 터미네이션용 전원 전압 VTT가 입력되면, 단자(OUTA-)는 VTT + Vf + (I1+I2) × R 의 전압으로 된다. 또, PNP형 트랜지스터(43)의 베이스에 기준 전압 VREF가 입력되면, 단자(OUTA+)는 VREF + Vf + I2 × R 의 전압으로 된다. 여기서, Vf는 트랜지스터의 순바이어스 전압이다. 따라서, 단자(OUTA-)와 단자(OUTA+)의 전압차는 VTT - VREF + I1 × R 로 되고, I1 × R 는 5mV 이므로, 5mV 의 오프셋 전압이 터미네이션용 전원 전압 VTT에 상대적으로 부가되게 되는 것이다.

이와 같이 PNP형 트랜지스터(48)의 베이스에 기준 전압 VREF가 입력되면, 단자(OUTB-)는 VREF + Vf + (I1+I2) × R 의 전압으로 된다. 또, PNP형 트랜지스터(49)의 베이스에 터미네이션용 전원 전압 VTT가 입력되면, 단자(OUTB+)는 VTT + Vf + I2 × R 의 전압으로 된다. 따라서, 단자(OUTB-)와 단자(OUTB+)의 전압차는 VREF - VTT + I1 × R 로 되고, 5mV 의 오프셋 전압이 기준 전압 VREF에 상대적으로 부가되게 되는 것이다.

이상과 같은 구성으로 하면, 제1, 제2의 오프셋 전압 생성 회로(21, 22)에 있어서 양호한 정밀도로 오프셋 전압을 생성시키는 것이지만, 전술한 터미네이션용 전원 전압 VTT의 허용 전압 범위(±30mV)를 만족한다면, 다른 구성으로 하는 것도 가능하다.

다음에, 본 발명의 다른 실시 형태인 전원 장치에 대하여 도 3에 근거하여 설명한다. 이 전원 장치(2)에서는 전원 장치(1)에 있어서 제1, 제2의 오프셋 전압 생성 회로(21, 22)를 구성 요소로서 갖지 않고, 제1, 제2의 OP 앰프(23, 24)가 그 대로 제1, 제2의 차동 증폭 회로로 된다. 기준 전압 생성 회로(7)에서는 기준 전압 VREF를 생성하는 것 이외에, 상측 기준 전압과 하측 기준 전압을 생성하고, 이 상측 기준 전압을 제2의 OP 앰프(24)의 반전 입력 단자에, 하측 기준 전압을 제1의 OP 앰프(23)의 비반전 입력 단자에 각각 입력시키고 있다. 제1의 OP 앰프(23)의 반전 입력 단자와 제2의 OP 앰프(24)의 비반전 입력 단자에는 터미네이션용 전원 전압 VTT가 직접 입력된다.

기준 전압 생성 회로(7)는 입력 전원 VDDQ와 접지 전위와의 사이에 입력 전원 VDDQ의 전압을 분할하는 저항(25, 26, 27, 28)을 그 순서로 접속하고 있다. 그리고, 저항(26, 27)의 접속점의 전압을 버퍼 앰프(15)를 통과하는 기준 전압 VREF, 저항(25, 26)의 접속점의 전압을 상측 기준 전압, 저항(27, 28)의 접속점의 전압을 하측 기준 전압으로서 각각 출력한다. 여기서, 상측 기준 전압과 기준 전압 VREF와의 차 및 기준 전압 VREF와 하측 기준 전압과의 차는 모두 5mV 로 되도록 저항값을 설정한다.

이 전원 장치(2)는 전원 장치(1)와 동일하게 제1, 제2의 NMOS형 트랜지스터(11, 12)가 함께 오프하는 전압 범위를 갖는 터미네이션용 전원 전압 VTT를 출력할 수 있다. 또한, 이 전원 장치(2)의 상측 기준 전압과 하측 기준 전압을 생성하는 회로는 다른 회로 구성에서도 가능하다.

그리고, 전술한 전원 장치(1 또는 2)는 배경 기술의 항에 있어서 도 4에 근거하여 설명한 전자 기기(49)에 이용할 수 있다. 즉, 도 4에 있어서 터미네이션용 전원 장치(50)로서 전원 장치(1 또는 2)를 이용한다. 컨트롤러(51)와 DDR- SDRAM(52)과는 제1의 인터페이스용 저항(53)을 통하여 신호 라인으로 접속되고, 이 신호 라인과 전원 장치(1 또는 2)의 VTT 출력 단자는 인터페이스용 저항(53)의 DDR-SDRAM(52)측의 접속점 N1에서 제2의 인터페이스용 저항(54)을 통하여 접속된다. 또, 전원 장치(1 또는 2)의 VREF 출력 단자의 출력은 DDR-SDRAM(52)의 입력 신호 차동 증폭 회로(62)의 기준 전압 VREF로서 입력된다. 이렇게 하여, 도 4가 나타내는 전자 기기에 있어서, 고속으로 신호를 소진폭화한 인터페이스가 실현될 수 있다.

또한, 전원 장치(1 또는 2)는 기준 전압 VREF를 외부에 출력하는 단자(VREF 단자)를 갖고, 그 출력을 전술한 인터페이스의 기준 전압 VREF으로 하고 있으나, 전원 장치(1 또는 2)에 있어서 VREF 단자를 갖지 않고, 이 인터페이스의 기준 전압을 다른 장치로부터 출력하는 것이 가능하다.

이상, 본 발명의 실시 형태로서 터미네이션용 전원 전압 VTT를 출력하는 전원 장치와 그것을 이용한 전자 기기에 대해 설명하였으나, 본 발명의 전원 장치는 일정한 허용 전압 범위가 있는 다른 전원 전압을 출력하는 경우에도 적용할 수 있고, 다른 전자 기기에도 이용할 수 있다.

또한, 본 발명은 상술한 실시 형태에 한정되는 일 없이 특허 청구의 범위에 기재한 사항의 범위내에서의 다양한 설계 변경이 가능하다. 예를 들면, 실시 형태로 설명한 터미네이션용 전원 전압 VTT이나 기준 전압 VREF 등의 구체적인 전압치는 각각의 전자 기기에 적절하도록 임의로 선택할 수 있는 것은 물론이다.

본 발명의 전원 장치는 출력 단자에 접속되는 입력 전원측의 트랜지스터를 NMOS형 트랜지스터로 하였으므로, 중부하인 경우에 충분한 전류를 공급하고, 부하가 변동한 경우에 과도 응답을 고속으로 할 수 있고, 또 제1, 제2의 차동 증폭 회로에, 출력 전원 전압에 제1, 제2의 NMOS형 트랜지스터가 함께 오프하는 전압 범위를 설정하기 위하여, 입력되는 기준 전압과 출력 전원 전압과의 사이에 입력 오프셋 전압을 갖게 하였으므로, 관통 전류가 흐르는 것을 방지하고, 그 결과 저소비 전력으로 할 수 있다. 또, 본 발명의 전자 기기는 이 전원 장치를 이용함으로써, 고속으로 신호가 소진폭화되는 인터페이스를 실현할 수 있고, 고성능화에 대응할 수 있다.

Claims

출력 단자로부터 출력 전원 전압을 출력하는 전원 장치에 있어서,

기준 전압을 생성하는 기준 전압 생성 회로와,

드레인이 출력 단자에 전력을 공급하는 입력 전원에, 소스가 출력 단자에 각각 접속되는 제1의 NMOS형 트랜지스터와,

드레인이 출력 단자에, 소스가 접지 전위에 각각 접속되는 제2의 NMOS형 트랜지스터와,

출력 전원 전압을 피드백 입력하고, 기준 전압 생성 회로로부터 입력되는 기준 전압과 비교하여 상기 제1, 제2의 NMOS형 트랜지스터를 각각 제어하는 제1, 제2의 차동 증폭 회로를 구비하고,

상기 제1, 제2의 차동 증폭 회로는 출력 전원 전압에 상기 제1, 제2의 NMOS형 트랜지스터가 함께 오프하는 전압 범위를 설정하기 위하여, 입력되는 기준 전압과 출력 전원 전압과의 사이에 입력 오프셋 전압을 갖는 것을 특징으로 하는 전원 장치.
출력 단자로부터 출력 전원 전압을 출력하는 전원 장치에 있어서,

상측 기준 전압과 하측 기준 전압을 생성하는 기준 전압 생성 회로와,

드레인이 출력 단자에 전력을 공급하는 입력 전원에, 소스가 출력 단자에 각각 접속되는 제1의 NMOS형 트랜지스터와,

드레인이 출력 단자에, 소스가 접지 전위에 각각 접속되는 제2의 NMOS형 트랜지스터와,

출력 전원 전압을 피드백 입력하고, 하측 기준 전압과 비교하여 제1의 NMOS형 트랜지스터를 제어하는 제1의 차동 증폭 회로와,

출력 전원 전압을 피드백 입력하고, 상측 기준 전압과 비교하여 제2의 NMOS 형 트랜지스터를 제어하는 제2의 차동 증폭 회로를 구비하고,

상기 출력 전원 전압에 상기 제1, 제2의 NMOS형 트랜지스터가 함께 오프하는 전압 범위를 설정하고 있는 것을 특징으로 하는 전원 장치.
제1항 또는 제2항에 있어서,

제1의 차동 증폭 회로의 입력 전원은 출력 단자에 전력을 공급하는 입력 전원보다 높은 전압인 것을 특징으로 하는 전원 장치.
제1항 내지 제3항 중 어느 한 항에 기재된 전원 장치와, 메모리 장치 및 컨트롤러를 구비하는 전자 기기에 있어서,

메모리 장치와 컨트롤러는 제1의 저항을 통하여 적어도 하나의 신호 라인으로 접속되고,

전원 장치의 출력 단자는 터미네이션용 전원으로서 제2의 저항을 통하여 신호 라인의 메모리 장치측에 접속되어 있는 것을 특징으로 하는 전자 기기.