KR0124045B1 - 반도체집적회로의 입력버퍼회로 및 입력버퍼의 신호입력안정화방법 - Google Patents
반도체집적회로의 입력버퍼회로 및 입력버퍼의 신호입력안정화방법Info
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Abstract
본 발명은 반도체집적회로에서 특히 외부신호를 입력하고 이를 안정한 레벨로 되는 내부신호로 정형하여 출력하는 입력버퍼회로 및 입력버퍼의 신호입력 안정화 방법에 관한 것으로, 본 발명은, 내부전원전압을 소오스전원으로 하는 입력버퍼용 기준전압발생회로를 구비하고, 이 기준전압발생회로의 출력신호를 입력하여 외부신호를 내부신호로 정형하여 출력하는 입력버퍼회로 및 이에 따른 신호입력안정화방법을 개시하고 있다. 이로부터 본 발명에 의한 입력 버퍼는 외부신호의 레벨을 대응비교하기 위한 참조신호로서 안정한 Vref2신호를 입력함에 의해, 외부전원전압 ext.Vcc의 변동에 상관없이 항상 안정하게 외부신호의 입력레벨을 검출하고 이에 대응된 출력동작을 할 수 있다. 또는 항상 안정한 회로동작을 수행하는 것과 같이 동작특성이 우수한 입력버퍼회로를 제공하게 된다.
Description
제1도는 종래기술에 의한 입력버퍼회로의 신호입력구성을 개략적으로 보여주는 블럭도.
제2도는 제1도의 구성에 있어서 TTL 신호와 VREF 신호의 각 입력에 대응한 출력특성을 보여주는 파형도.
제3도는 본 발명에 의한 입력버퍼회로의 신호입력구성을 개략적으로 보여주는 블럭도.
제4도는 제3도에서 내부전원전압레벨에 대응한 VREF1신호와 VTREF2신호의 레벨 특성을 보여주는 파형도.
제5도는 제3도의 VREF2신호발생회로 8의 실시예를 보여주는 회로도.
제6도는 제3도의 입력버퍼회로 10의 실시예를 보여주는 회로도.
제7도는 종래기술과 대비된 본 발명에 의한 입력버퍼회로에서의 입력마진 특성을 보여주는 파형도.
본 발명은 반도체집적회로(semiconductor integrated circuit)에 관한 것으로, 특히 외부신호를 입력하고 이를 안정한 레벨로 되는 내부신호르 정형하여 출력하는 입력버퍼(input buffer)회로 및 입력버퍼의 신호입력 안정화방법에 관한 것이다.
반도체집적회로는 칩 외부 즉, 시스템(system)으로 부터 공급되는 외부신호를 입력하여 이를 내부신호로 정형하여 출력하는 입력버퍼를 각 핀(PIN)과 연결되는 내부경로상에 구비한다. 이러한 입력버퍼는 어드레스(address)입력버퍼 또는 데이타(date)입력버퍼 또는 각 제어신호(control signal)입력버퍼 등이 있다. 당 기술분야에 있어서 주지의 사실인 바와 같이, 반도체집적회로는 내부적으로 씨모오스(CMOS)제조공정에 의해 구현된 씨모오스회로로 이루어진다. 그리고 시스템으로 부터 공급되는 신호의 레벨은 씨모오스레벨에 비해서는 불안정한 레벨을 가지는 TTL레벨의 신호로 된다. 따라서 입력버퍼는 외부에서 들어오는 TTL레벨의 신호를 내부적으로 CMOS레벨의 신호로 변환시키게 된다. 통상적으로, TTL신호가 0.8V 이하의 레벨로 입력되면 이를 로우(low) 레벨로 인식하고, 2.4V 이상의 레벨로 입력되면 이를 하이(high)레벨로 인식하도록 하고 있다.
이와 관련하여 일본국 공개특허공보 소 60-249423와 일본국 공개특허공보평 1-65924호에는 씨모오스 인버터(inverter)의 구성에 근거한 입력버퍼를 개시하고 있다. 여기에 개시된 입력버퍼는 인버터의 전원전압단 또는 접지전압단에 각각 풀업(pull-up)제어 또는 풀다운(pull-down) 수단을 구비하여 전류소비를 억제하도록 하는 기술이다. 그리고 상술한 외부의 TTL입력신호에 대하여, 상기 공개특허공보에 개시된 기술과 같이 공지의 피모오스(PMOS) 트랜지스터 및 엔모오스(NMOS) 트랜지스터로 구성된 인버터를 채용하는 입력버퍼에서는, 입력전압을 게이트로 받아들이는 피오스 트랜지스터 및 엔모오스트랜지스터가 어느 하나도 완전히 턴오프되지 못하는 경우가 발생할 수 있고, 이것에 의하여 전원전압(Vcc) 과 접지전압(Vss) 사이에 직류전류가 흘러 원하지 않는 전류소모가 유기될 수 있다. 이 직류전류는 전원전압이 인가된 상태에서 액티브동작을 하지 않는 스탠바이상태(stand-by state)에서 소모되는 전류의 큰 부분을 차지한다.
따라서 이러한 문제들을 극복하고 전류소비를 억제하는 특성을 가지는 입력 버퍼로서, 안정한 기준전압의 입력레벨에 대응하여 외부신호의 레벨을 감지하는 입력버퍼에 대한 기술이 제안되었다. 이와 관련하여 제1도는 또다른 종래기술로서 기준신호의 입력에 의해 구동이 이루어지는 입력버퍼회로의 신호입력구성을 개략적으로 보여주고 있다. 제1도의 입력버퍼 6은, 외부전원전압 ext.Vcc를 입력하고 이를 레벨강하된 내부전원전압 int.Vcc로 출력하는 내부전원전압 발생회로 4의 출력신호 int.Vcc를 소오스전원으로 입력하고, 외부전원전압 ext.Vcc를 입력하여 외부온도 그리고 전압변동에 무관하게 일정한 정전압신호 Vref를 출력하는 Vref 발생회로 2의 출력신호와 외부로 부터 입력되는 TTL 입력신호 Vin을 각각 입력하여 이에 대응된 출력신호 Vout을 출력하는 구성으로 이루어진다. 여기서 입력버퍼 6은 Vref신호와 Vin신호를 각각 입력하고 이들의 레벨차를 감지 및 증폭하는 공지의 차동증폭회로로 이루어진다. 제1도의 구성에서 Vref발생회로 2의 예로는, 논문 1992 Symposium on VLSI Circuits Digest of Technical Papers의 페이지 p100-111(논문제목 : Variable Vcc Design Techniques for battery Opearted DRAMs) 사이에 개시된 기준 전압발생회로 등이 있다. 내부전원전압발생회로 4의 예로는, 대한민국에 1992년 12월 9일자로 특허출원한 출원번호 '92-23717'호 (발명의 명칭 : 내부전원전압 발생회로)등이 있다. 제1도에서 기준전압신호로서의 Vref가 차동증폭회로의 형태를 가지는 입력버퍼 6에 공급됨으로써 TTL입력인 Vin신호를 받아서 이 신호의 레벨이 하이인지 또는 로우인지를 결정하게 된다. 즉, 입력버퍼 6이 가지는 고유 특성으로서의 VIH(하이 입력레벨의 임계값)와 VIL(로우입력레벨의 임계값)을 가지게 되며, 이는 제2도와 같은 특성으로 나타난다. 한편 Vref신호를 출력하는 Vref 발생회 2는 칩의 파워-업(power-up)시에 가장 먼저 동작하는 회로이다. 그리고 내부 전원전압발생회로 4는 외부전원전압 ext.Vcc의 잡음(noise)에 상관없이 항상 일정한 레벨을 유지하는 내부전원전압 int.Vcc를 칩 내부회로로 공급한다. 그래서 입력버퍼 6은 이 내부전원전압 int.Vcc를 소오스전원으로 입력하여 보다 안정하게 Vin신호의 레벨을 감지하고 이에 대응하여 Vout을 출력한다. 그러나 이와같은 제1도의 입력버퍼 6의 특성을 살펴보면, 기준신호로서의 Vref를 출력하는 Vref 발생회로 2가 외부전원전압 ext.Vcc에 의해 발생됨에 의해, 이 외부전원전압 ext.Vcc가 변화할 경우 이에 동기하여 Vref신호 또한 레벨변동이 발생하는 문제가 발생한다.
따라서 제2도와 같이 Vref신호가 항상 일정한 특정레벨을 유지하지 못하고 외부전원전압 ext.Vcc의 레벨의 변동에 따라 달라질 위험이 있게 되어, TTL입력으로서의 Vin을 안정하게 검출하지 못하는 것과 같이, 동작특성이 우수하지 못한 것으로 평가되어 왔다.
따라서 본 발명의 목적은 외부전원전압 ext.Vcc의 변동에 상관없이 항상 안정하게 외부신호의 입력레벨을 검출하고 이에 대응된 출력동작을 하는 입력버퍼회로를 제공함에 있다.
본 발명의 다른 목적은 항상 안정한 회로동작을 수행하는 것과 같이 동작특성이 우수한 입력버퍼회로를 제공함에 있다.
본 발명의 또다른 목적은 외부전원전압 ext.Vcc의 변동에 상관없이 입력버퍼가 항상 안정하게 외부신호의 입력레벨을 검출하고 이로부터 항상 안정한 회로동작을 수행하여 동작특성을 우수하게 입력버퍼의 신호입력안정화방법을 제공함에 있다.
이러한 본 발명의 목적들을 최적으로 달성하기 위한 본 발명은, 내부전원전압을 소오스전원으로 하는 입력버퍼용 기준전압발생회로를 구비하고, 이 기준전압 발생회로의 출력신호를 입력하여 외부신호를 내부신호로 정형하여 출력하는 입력버퍼 회로 및 이를 이용한 입력버퍼의 신호입력 안정화 방법임을 특징으로 한다.
이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다.
제3도는 본 발명에 의한 입력버퍼회로의 신호입력구성을 개략적으로 보여주는 블럭도이다. 도시된 바와 같이 본 발명에 의한 제3도의 블럭구성은, 입력버퍼 10이 입력버퍼용 기준전압발생회로로서의 Vref2발생회로 8을 구비하며, 이 Vref2발생회로 8은 내부전원전압발생회로 4의 출력신호의 내부전원전압 int.Vcc를 소오스전원으로 입력함에 그 특징이 있음을 주목하여야 할 것이다. 제3도의 블럭구성을 살펴보면, 내부전원전압의 발생을 위한 Vref1발생회로 2와 입력버퍼용의 Vref2발생회로 8이라는 2개의 기준전압발생회로가 존재한다. 따라서 외부전원전압 ext.Vcc가 파워-엎되면, Vref1발생회로 2가 외부전원전압 ext.Vcc를 따라서 목적한 레벨로 상승하게 되고 일정시간의 경과 후에 포화상태에 도달하게 된다. 한편 Vref2발생회로는 내부전원전압 int.Vcc를 소오스전원으로 사용하고 있기 때문에 Vref1발생회로 2보다 늦게 상승하게 되며 또한 일정한 전압레벨을 유지하게 된다. 한편 제3도의 구성에 Vref1발생회로 2와 내부전원전압발생회로 4는 제1도와 관련하여 전술한 바 있는 기술들을 적용할 수 있다.
제4도는 제3도에서 내부전원전압레벨에 대응한 Vref1신호와 Vref2신호의 레벨특성을 보여주는 파형도이다. 도시된 바와 같이 제3도의 Vref2발생회로 8은 소오스 전원을 내부전원전압 int.Vcc를 사용함에 의해 그 전압레벨이 Vref1보다 안정하게 나타난다.
제3도의 Vref2발생회로 8과 입력버퍼 10의 회로구성은 제5도 및 제6도에 도시된 실시예에 의해 용이하게 구현될수 있으며, 이는 후술되는 바와 같다.
제5도는 제3도의 Vref2신호발생회로의 실시예를 보여주는 회로도이다. 도시된 바와 같이 소오스전원을 내부전원전압 int.Vcc로서 사용함에 그 구성상의 특징이 있다. 제4도의 구성에서 Vref2의 전압레벨은 다음과 같은 관계식에 의해 결정된다. 특, 저항 R2에 흐르는 전류를 │2라 하면,
│2=VIP/R2= Vref2/(R2+RT)
이로부터 Vref2=VTP(1+RT/R2)와 같이 된다.
여기서, RT는 엔모오스트랜지스터 14의 채널저항이며, VTP는 피모오스트랜지스터 16의 임계전압(threshold voltage)을 나타낸다.
제6도는 제3도의 입력버퍼회로의 실시예를 보여주는 회로도이다. 제6도의 회로구성에서는 입력버퍼 10은, 본 발명에 의한 Vref2신호를 입력받는 구성을 제외하고는공지의 차동증폭회로구성임을 밝혀둔다. 제6도의 회로구성상의 특징은, 제5도의 Vref2발생회로 8의 출력신호 Vref2신호와 외부신호 Vin을 각각 입력하고 이들의 전압레벨을 감지하여 그 대응된 출력 Vout을 출력노드 30 및 인버터 28을 통해서 출력하는 것이다. 여기서 Vref2신호는 제5도의 구성을 통해 밝혀진 바와 같이, 제1도의 Vref1신호와 달리 외부전원전압 ext.Vcc의 레벨변동에 상관없이 안정하게 공급되는 레벨로 됨에 의해 입력버퍼 10의 차동증폭동작이 안정하게 수행하고, 이로부터 종래기술의 문제점을 해결하게 된다.
제7도는 종래기술과 대비된 본 발명에 의한 입력버퍼휠 10에서의 입력마진 특성을 보여주는 파형도이다. 도시된 바와 같이 본 발명에 의한 입력버퍼회로 10은 종래기술에서 발생되는 VIH 이득의 감소를 줄일수 있게 된다.
제3도의 블럭구성은 전술한 본 발명의 기술적 사상에 입각하여 최적의 실현한 블럭구성이며, 이러한 블럭구성을 실현하는 실시예는 제5도 및 제6도에 도시된 실시예 외에도 여러 다양한 실시예가 있을 수 있음을 이 기술분야에 통상의 지식을 가진자에게는 용이하게 예측될 것이다. 여기서 본 발명에 의해 입력버퍼는 회로구성보다는 내부전원전압 int.Vcc를 소오스전원으로 사용하는 Vref2발생회로 8에 의해 출력되는 Vref2신호를 입력하는 구성에 본 발명의 특징이 있음을 다시 한번 밝혀둔다.
상술한 바와 같이 본 발명에 의한 입력버퍼는 외부신호의 레벨을 대응비교하기 위한 참조신호로서 안정한 Vref2신호를 입력함에 의해, 외부전원전압 ext.Vcc의 변동에 상관없이 항상 안정하게 외부신호의 입력레벨을 검출하고 이에 대응된 출력 동작을 하는 효과가 있다. 또는 항상 안정한 회로동작을 수행하는 것과 같이 동작 특성이 우수한 입력버퍼회로를 제공하게 된다.
Claims (2)
- 내부전원전압발생회로를 가지는 반도체집적회로에 있어서, 상기 내부전원전압발생회로로 부터 출력된 내부전원전압을 소오스전원으로 입력하여 상기 내부전원전압의 변동보다 둔감한 출력신호를 생성하는 기준 신호발생회로와, 상기 내부전원전압에 의해 구동되며 상기 기준신호발생회로의 출력신호와 외부신호를 각각 입력하고 상기 출력신호의 레벨에 대응된 상기 외부신호의 전압레벨을 검출하는 입력버퍼로서의 차동즉폭회로를 구비함을 특징으로 하는 입력버퍼회로.
- 내부전원전압발생회로를 가지는 반도체집적회로의 입력버퍼의 신호입력안정화방법에 있어서, 상기 내부전원전압발생회로로 부터 출력된 내부전원전압을 소오스 전원으로 입력하는 기준신호발생회로를 통해 기준신호를 발생하는 과정과, 상기 기준신호발생회로의 출력신호와 외부신호를 각각 입력버퍼로 입력하고 상기 출력신호의 레벨에 대응된 상기 외부신호의 전압레벨을 검출하는 과정을 구비함을 특징으로 하는 입력버퍼의 신호입력안정화방법.
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