JP2008021209A - レギュレータ回路及び集積回路装置 - Google Patents
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Abstract
【解決手段】レギュレータ回路は、電圧生成回路51a〜51nと、入力端子IT1に電圧生成回路51a〜51nの内の1つによって生成された基準電圧VREFが入力され、入力端子IT2に調整電圧VRGが入力され、基準電圧VREFと調整電圧VRGの電圧差を増幅する差動増幅回路30と、差動増幅回路30の出力端子DQが接続され、調整電圧VRGを出力する出力回路40を含む。出力回路40は、レギュレータ回路の出力端子RQと電源VSSとの間に設けられ、そのゲートに差動増幅回路30の出力端子DQが接続されるN型出力トランジスタTQ1と、電源HVDDとレギュレータ回路の出力端子RQとの間に設けられ、そのゲートに差動増幅回路30の出力端子DQが接続されるP型出力トランジスタTQ2を含む
【選択図】図15
Description
きる。
図1に本実施形態のレギュレータ回路の構成例を示す。このレギュレータ回路は、電源HVDD(広義には第2の電源)の電圧を降圧した調整電圧VRG(供給電源電圧LVDD)を生成する回路であり、差動増幅回路30と出力回路40を含む。差動増幅回路30は、その第1の入力端子IT1(非反転入力端子又は反転入力端子の一方)に基準電圧VREFが入力される。また、その第2の入力端子IT2(非反転入力端子又は反転入力端子の他方)にレギュレータ回路が出力する調整電圧VRGが入力される。そして差動増幅回路は、基準電圧VREFと調整電圧VRGの電圧差を増幅し、増幅電圧を出力端子DQに出力する。出力回路40(ドライバ回路)は、差動増幅回路30の出力端子DQが接続され、差動増幅回路30からの増幅電圧に基づいて調整電圧VRGを生成して出力する。
。
図3に本実施形態のレギュレータ回路の詳細な構成例を示す。なおレギュレータ回路は図3の構成に限定されず、その接続関係を変更したり、他の回路素子を追加するなどの種々の変形実施が可能である。
(1)第1の変形例
図5に本実施形態の第1の変形例を示す。図5ではレギュレータ回路は、入力端子IT2と出力端子RQとの間に設けられる静電保護用の抵抗素子RPを含む。この抵抗素子RPは例えばウェル抵抗などを用いて実現できる。
図7に本実施形態の第2の変形例を示す。図7において差動部32は、ノードNA2と電源VSSとの間に設けられ、制御信号ENX(IENX)に基づいてオン・オフするN型のトランジスタTA10を含む。またノードNA3と電源VSSとの間に設けられ、制御信号ENX(IENX)に基づいてオン・オフするN型のトランジスタTA11を含む。なお「X」は負論理を意味する。
図10に本実施形態の第3の変形例を示す。図10では、図7では設けられていた出力状態制御用トランジスタTQC1が設けられない構成になっている。
図11に本実施形態の第4の変形例を示す。図11では、図7の構成に加えて、基準電圧VREFを生成する電圧生成回路50(基準電圧生成回路)の構成が加わっている。
図14に本実施形態の第5の変形例を示す。図14では、図7の構成に加えて、P型トランジスタTA14、TA15、TA16、N型トランジスタTA17、TA18が設けられている。トランジスタTA14のゲートにはノードNA5が接続される。トランジスタTA15のゲートにはTA14のドレインが接続され、TA15のドレインには出力端子RQが接続される。トランジスタTA16のゲートには出力端子RQが接続され、トランジスタTA17のゲート及びドレインにはTA16のドレインが接続される。トランジスタTA18のゲートにはTA16のドレインが接続され、TA18のドレインにはTA14のドレインが接続される。
図15に本実施形態の第6の変形例を示す。図15では、図1の構成に加えて、基準電圧VREFを生成する複数の電圧生成回路(基準電圧生成回路)51a〜51nの構成が加わっている。
一方、制御信号EN1aXがHレベル(非アクティブ)になると、トランジスタTB1、TB2、TB3がオフ状態になり、出力端子VFQはハイインピーダンス状態になる。
図17に本実施形態の第7の変形例を示す。図17では、図1の構成に加えて、基準電圧VREFを生成する複数の電圧生成回路(基準電圧生成回路)52a〜52nと、n個のスイッチ回路SW1〜SWnの構成が加わっている。
一方、制御信号EN1aXがHレベル(非アクティブ)になると、トランジスタTB1がオフ状態になり、出力端子VFQはLレベルになる。
図19に本実施形態のレギュレータ回路を含む集積回路装置の例を示す。図19の集積回路装置は例えばゲートアレイ、エンベディットアレイなどの製品に適用できる。
11 レギュレータ回路、20、26、28 電源部、30 差動増幅回路、
32 差動部、34、36 出力部、40 出力回路、42、43、44 パッド、
46 内部回路、50、51a〜51n、52a〜52n 電圧生成回路、
SW1〜SWn スイッチ
Claims (14)
- 電源電圧を降圧した調整電圧を生成するレギュレータ回路であって、
基準電圧をそれぞれ生成する複数の電圧生成回路と、
その第1の入力端子に前記複数の電圧生成回路の内の1つの電圧生成回路によって生成された基準電圧が入力され、その第2の入力端子にレギュレータ回路の前記調整電圧が入力され、前記基準電圧と前記調整電圧の電圧差を増幅する差動増幅回路と、
前記差動増幅回路の出力端子が接続され、前記調整電圧を出力する出力回路とを含み、
前記出力回路は、
レギュレータ回路の出力端子と第1の電源との間に設けられ、そのゲートに前記差動増幅回路の出力端子が接続される第1導電型の第1の出力トランジスタと、
第2の電源とレギュレータ回路の出力端子との間に設けられ、そのゲートに前記差動増幅回路の出力端子が接続される第2導電型の第2の出力トランジスタを含むことを特徴とするレギュレータ回路。 - 請求項1において、
前記差動増幅回路は、
前記第1、第2の入力端子を有する差動部と、
前記差動部の第1の出力端子が接続される第1の出力部と、
前記差動部の第2の出力端子が接続される第2の出力部を含むことを特徴とするレギュレータ回路。 - 請求項2において、
前記差動部は、
前記第2の電源と第1のノードの間に設けられるバイアス電流生成用の第2導電型の第1のトランジスタと、
前記第1のノードと第2のノードの間に設けられ、そのゲートが前記第1の入力端子となる第2導電型の第2のトランジスタと、
前記第1のノードと第3のノードの間に設けられ、そのゲートが前記第2の入力端子となる第2導電型の第3のトランジスタと、
前記第2のノードと前記第1の電源の間に設けられ、そのゲート及びドレインが前記第2のノードに接続される第1導電型の第4のトランジスタと、
前記第3のノードと前記第1の電源の間に設けられ、そのゲート及びドレインが前記第3のノードに接続される第1導電型の第5のトランジスタを含み、
前記第1の出力部は、
前記第2の電源と第4のノードの間に設けられ、そのゲートが前記第4のノードに接続される第2導電型の第6のトランジスタと、
前記第4のノードと前記第1の電源の間に設けられ、そのゲートが前記第2のノードに接続される第1導電型の第7のトランジスタを含み、
前記第2の出力部は、
前記第2の電源と第5のノードの間に設けられ、そのゲートが前記第4のノードに接続される第2導電型の第8のトランジスタと、
前記第5のノードと前記第1の電源の間に設けられ、そのゲートが前記第3のノードに接続される第1導電型の第9のトランジスタを含むことを特徴とするレギュレータ回路。 - 請求項1乃至3のいずれかにおいて、
前記差動部は、
前記第2のノードと前記第1の電源との間に設けられ、制御信号に基づいてオン・オフする第1導電型の第10のトランジスタと、
前記第3のノードと前記第1の電源との間に設けられ、制御信号に基づいてオン・オフする第1導電型の第11のトランジスタを含むことを特徴とするレギュレータ回路。 - 請求項1乃至4のいずれかにおいて、
前記出力回路は、
前記第1の出力トランジスタと前記第1の電源との間に設けられ、制御信号に基づいてオン・オフする第1導電型の第1の出力状態制御用トランジスタを含むことを特徴とするレギュレータ回路。 - 請求項1乃至5のいずれかにおいて、
前記出力回路は、
前記第2の電源と前記差動増幅回路の出力端子との間に設けられ、制御信号に基づいてオン・オフする第2導電型の第2の出力状態制御用トランジスタを含むことを特徴とするレギュレータ回路。 - 請求項1乃至6のいずれかにおいて、
前記第2の入力端子とレギュレータ回路の出力端子との間に設けられる静電保護用の抵抗素子を含むことを特徴とするレギュレータ回路。 - 請求項1乃至7のいずれかにおいて、
前記複数の電圧生成回路は、複数の制御信号によってそれぞれ制御され、
前記複数の制御信号に基づいて、前記複数の電圧生成回路の内のいずれか1つの電圧生成回路が基準電圧を生成し、前記複数の電圧生成回路の内の他の電圧生成回路の出力端子がハイインピーダンス状態になることを特徴とするレギュレータ回路。 - 請求項1乃至7のいずれかにおいて、
前記複数の電圧生成回路の出力端子と前記差動増幅回路の前記第1の入力端子との間にそれぞれ配置された複数の接続素子を更に含み、
前記複数の接続素子の内のいずれか1つの接続素子がオン状態であり、前記複数の接続素子の内の他の接続素子がオフ状態であることを特徴とするレギュレータ回路。 - 請求項1乃至7のいずれかにおいて、
前記複数の電圧生成回路の出力端子と前記差動増幅回路の前記第1の入力端子との間にそれぞれ配置された複数のスイッチを更に含み、
前記複数のスイッチは、複数の制御信号によってそれぞれ制御され、
前記複数の制御信号に基づいて、前記複数のスイッチの内のいずれか1つのスイッチがオン状態になるように制御され、前記複数のスイッチの内の他のスイッチがオフ状態になるように制御されることを特徴とするレギュレータ回路。 - 請求項1乃至7のいずれかにおいて、
前記複数の電圧生成回路の出力端子と前記差動増幅回路の前記第1の入力端子との間にそれぞれ形成された複数の配線を更に含み、
前記複数の配線の内のいずれか1つの配線が導通可能にされ、前記複数の配線の内の他の配線が導通不能にされていることを特徴とするレギュレータ回路。 - 請求項1乃至11のいずれかに記載のレギュレータ回路と、
前記レギュレータ回路からの前記調整電圧が電源として供給されて動作する内部回路を含むことを特徴とする集積回路装置。 - 請求項12において、
前記レギュレータ回路の出力端子が接続される第1のパッドを含むことを特徴とする集積回路装置。 - 請求項13において、
前記第1のパッドには、レギュレータ回路の前記調整電圧を安定化するためのキャパシタが接続されることを特徴とする集積回路装置。
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US6249410B1 (en) * | 1999-08-23 | 2001-06-19 | Taiwan Semiconductor Manufacturing Company | ESD protection circuit without overstress gate-driven effect |
JP4263068B2 (ja) * | 2003-08-29 | 2009-05-13 | 株式会社リコー | 定電圧回路 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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