JP2007180640A - 電圧生成回路、レギュレータ回路及び集積回路装置 - Google Patents
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Abstract
【解決手段】電源電圧HVDD、VSSが供給され、出力端子VFQに電圧VREFを出力する電圧生成回路であって、電源電圧HVDDと出力端子VFQの間に設けられるトランジスタTB1(第1の抵抗素子)と、出力端子VFQと中間ノードNB1の間に設けられ、そのゲートに中間ノードNB2が接続される電圧補正用トランジスタTVCと、中間ノードNB1とNB2の間に設けられるトランジスタTB2(第2の抵抗素子)と、中間ノードNB2と電源VSSの間に設けられるトランジスタTB3(第3の抵抗素子)を含む。
【選択図】図3
Description
図1に本実施形態の電圧生成回路(基準電圧生成回路)の構成例を示す。この電圧生成回路は、電源VSS、HVDD(広義には第1、第2の電源)が供給され、出力端子VFQに基準電圧VREF(広義には生成電圧)を出力する回路である。この電圧生成回路は、出力端子VFQと中間ノードNB1の間に設けられ、そのゲートに中間ノードNB2が接続されるP型(広義には第2導電型)の電圧補正用トランジスタTVCを含む。また電源電圧HVDDと出力端子VFQの間に設けられる抵抗素子R1を含む。また中間ノードNB1、NB2の間に設けられる抵抗素子R2と、中間ノードNB2と電源VSSの間に設けられる抵抗素子R3を含む。
図9に本実施形態のレギュレータ回路の構成例を示す。このレギュレータ回路は、電源電圧HVDD(第2の電源)の電圧を降圧した調整電圧VRG(供給電源電圧LVDD)を生成する回路であり、差動増幅回路30と出力回路40を含む。差動増幅回路30は、その第1の入力端子IT1(非反転入力端子又は反転入力端子の一方)に基準電圧VREFが入力される。また、その第2の入力端子IT2(非反転入力端子又は反転入力端子の他方)にレギュレータ回路が出力する調整電圧VRGが入力される。そして差動増幅回路は、基準電圧VREFと調整電圧VRGの電圧差を増幅し、増幅電圧を出力端子DQに出力する。出力回路40(ドライバ回路)は、差動増幅回路30の出力端子DQが接続され、差動増幅回路30からの増幅電圧に基づいて調整電圧VRGを生成して出力する。
図11にレギュレータ回路の詳細な構成例を示す。なおレギュレータ回路は図11の構成に限定されず、その接続関係を変更したり、他の回路素子を追加するなどの種々の変形実施が可能である。
(1)第1の変形例
図13にレギュレータ回路の第1の変形例を示す。図13ではレギュレータ回路は、入力端子IT2と出力端子RQとの間に設けられる静電保護用の抵抗素子RPを含む。この抵抗素子RPは例えばウェル抵抗などを用いて実現できる。
図15にレギュレータ回路の第2の変形例を示す。図15において差動部32は、ノードNA2と電源VSSとの間に設けられ、制御信号ENX(IENX)に基づいてオン・オフするN型のトランジスタTA10を含む。またノードNA3と電源VSSとの間に設けられ、制御信号ENX(IENX)に基づいてオン・オフするN型のトランジスタTA11を含む。なお「X」は負論理を意味する。
図18にレギュレータ回路の第3の変形例を示す。図18では、図15では設けられていた出力状態制御用トランジスタTQC1が設けられない構成になっている。
図19にレギュレータの第4の変形例を示す。図19では、図15の構成に加えて、図1〜図8で説明した電圧生成回路50(基準電圧生成回路)の構成が加わっている。
図20に本実施形態のレギュレータ回路を含む集積回路装置の例を示す。図20の集積回路装置は例えばゲートアレイ、エンベディットアレイなどの製品に適用できる。
IT1、IT2 第1、第2の入力端子、DQ、RQ 出力端子、ENX 制御信号、
11 レギュレータ回路、20、26、28 電源部、30 差動増幅回路、
32 差動部、34、36 出力部、40 出力回路、42、43、44 パッド、
46 内部回路、50 電圧生成回路
Claims (15)
- 第1、第2の電源が供給され、出力端子に生成電圧を出力する電圧生成回路であって、
前記第2の電源と前記出力端子の間に設けられる第1の抵抗素子と、
前記出力端子と第1の中間ノードの間に設けられ、そのゲートに第2の中間ノードが接続される第2導電型の電圧補正用トランジスタと、
前記第1の中間ノードと前記第2の中間ノードの間に設けられる第2の抵抗素子と、
前記第2の中間ノードと前記第1の電源の間に設けられる第3の抵抗素子と、
を含むことを特徴とする電圧生成回路。 - 請求項1において、
前記第2、第3の抵抗素子は、そのゲートに前記第2の電源の電圧が入力される第1導電型のトランジスタにより形成されることを特徴とする電圧生成回路。 - 請求項1又は2において、
前記第1の抵抗素子は、そのゲートに前記第1の電源の電圧が入力される第2導電型のトランジスタにより形成されることを特徴とする電圧生成回路。 - 請求項1又は2において、
前記第1の抵抗素子は、そのゲートの電圧が制御信号により制御される第2導電型のトランジスタにより形成されることを特徴とする電圧生成回路。 - 電源電圧を降圧した調整電圧を生成するレギュレータ回路であって、
請求項1乃至4のいずれかに記載の電圧生成回路と、
その第1の入力端子に、前記電圧生成回路の前記生成電圧である基準電圧が入力され、その第2の入力端子に、レギュレータ回路の前記調整電圧が入力され、前記基準電圧と前記調整電圧の電圧差を増幅する差動増幅回路と、
前記差動増幅回路の出力端子が接続され、前記調整電圧を出力する出力回路とを含み、
前記出力回路は、
レギュレータ回路の出力端子と第1の電源との間に設けられ、そのゲートに前記差動増幅回路の出力端子が接続される第1導電型の第1の出力トランジスタと、
第2の電源とレギュレータ回路の出力端子との間に設けられ、そのゲートに前記差動増幅回路の出力端子が接続される第2導電型の第2の出力トランジスタを含むことを特徴とするレギュレータ回路。 - 請求項5において、
前記差動増幅回路は、
前記第1、第2の入力端子を有する差動部と、
前記差動部の第1の出力端子が接続される第1の出力部と、
前記差動部の第2の出力端子が接続される第2の出力部を含むことを特徴とするレギュレータ回路。 - 請求項6において、
前記差動部は、
前記第2の電源と第1のノードの間に設けられるバイアス電流生成用の第2導電型の第1のトランジスタと、
前記第1のノードと第2のノードの間に設けられ、そのゲートが前記第1の入力端子となる第2導電型の第2のトランジスタと、
前記第1のノードと第3のノードの間に設けられ、そのゲートが前記第2の入力端子となる第2導電型の第3のトランジスタと、
前記第2のノードと前記第1の電源の間に設けられ、そのゲート及びドレインが前記第2のノードに接続される第1導電型の第4のトランジスタと、
前記第3のノードと前記第1の電源の間に設けられ、そのゲート及びドレインが前記第3のノードに接続される第1導電型の第5のトランジスタを含み、
前記第1の出力部は、
前記第2の電源と第4のノードの間に設けられ、そのゲートが前記第4のノードに接続される第2導電型の第6のトランジスタと、
前記第4のノードと前記第1の電源の間に設けられ、そのゲートが前記第2のノードに接続される第1導電型の第7のトランジスタを含み、
前記第2の出力部は、
前記第2の電源と第5のノードの間に設けられ、そのゲートが前記第4のノードに接続される第2導電型の第8のトランジスタと、
前記第5のノードと前記第1の電源の間に設けられ、そのゲートが前記第3のノードに接続される第1導電型の第9のトランジスタを含むことを特徴とするレギュレータ回路。 - 請求項5乃至7のいずれかにおいて、
前記差動部は、
前記第2のノードと前記第1の電源との間に設けられ、制御信号に基づいてオン・オフする第1導電型の第10のトランジスタと、
前記第3のノードと前記第1の電源との間に設けられ、制御信号に基づいてオン・オフする第1導電型の第11のトランジスタを含むことを特徴とするレギュレータ回路。 - 請求項5乃至8のいずれかにおいて、
前記出力回路は、
前記第1の出力トランジスタと前記第1の電源との間に設けられ、制御信号に基づいてオン・オフする第1導電型の第1の出力状態制御用トランジスタを含むことを特徴とするレギュレータ回路。 - 請求項5乃至9のいずれかにおいて、
前記出力回路は、
前記第2の電源と前記差動増幅回路の出力端子との間に設けられ、制御信号に基づいてオン・オフする第2導電型の第2の出力状態制御用トランジスタを含むことを特徴とするレギュレータ回路。 - 請求項5乃至10のいずれかにおいて、
前記第2の入力端子とレギュレータ回路の出力端子との間に設けられる静電保護用の抵抗素子を含むことを特徴とするレギュレータ回路。 - 請求項5乃至11のいずれかに記載のレギュレータ回路と、
前記レギュレータ回路からの前記調整電圧が電源として供給されて動作する内部回路を含むことを特徴とする集積回路装置。 - 請求項12において、
前記レギュレータ回路の出力端子が接続される第1のパッドを含むことを特徴とする集積回路装置。 - 請求項13において、
前記第1のパッドには、レギュレータ回路の前記調整電圧を安定化するためのキャパシタが接続されることを特徴とする集積回路装置。 - 請求項12乃至14のいずれかにおいて、
集積回路装置のI/O領域に形成される複数のI/Oセルを含み、
前記レギュレータ回路は、
前記I/O領域に形成されることを特徴とする集積回路装置。
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