JP2006039788A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】 外部端子から供給された電源電圧よりも小さな内部電圧を定常的に形成する第1降圧回路の第1出力端子と、上記外部端子から供給された電源電圧より上記内部電圧を形成して第2出力端子から出力する第1モードと、上記内部電圧を形成する制御系の動作電流が遮断されて出力ハイインピーダンス状態にする第2モードとが制御信号に対応して切り替えられる第2降圧回路の第2出力端子を共通接続して上記内部電圧を内部回路に供給する。
【選択図】 図1
Description
10…基準電圧発生回路、11…バンドギャップ回路、20,21…アナログ回路用降圧回路、30〜32…デジタル回路用降圧回路、40…アナログ回路、50…デジタル回路、60…状態制御回路、70…レベルアップ変換回路、CD…外付け平滑容量、CA…オンチップ平滑容量、
12…差動増幅器、13…タップ付き抵抗列、14,15…レベルアップ変換回路、16…デコーダ、
CS1,CS2…電流源、DA1〜DA4…差動増幅器、ESD…静電破壊防止素子、DIV1〜DIV2…分圧回路、RC,CC…位相補償回路、
33〜36…デジタル回路用降圧回路、80,81…レベルアップ変換回路、90〜92…レベルダウン変換回路、SW…スイッチ、
100…p型半導体基板、101…nウェル、102…pウェル、103…素子分離用絶縁膜、104…n+拡散層、105…p+拡散層、106…ポリシリコン、107…n+拡散層上コンタクト孔、108…p+拡散層上コンタクト孔、109…ポリシリコン上コンタクト孔、110〜112…メタル配線層、
MP0〜MP7…PチャネルMOSFET、MN1〜MN3…NチャネルMOSFET、Q1〜Q55…MOSFET。
Claims (11)
- 外部端子と、
上記外部端子から供給された電源電圧を受けて上記電源電圧よりも小さな内部電圧を定常的に形成して第1出力端子から出力する第1降圧回路と、
上記外部端子から供給された上記電源電圧を受けて上記内部電圧を形成して第2出力端子から出力する第1モードと、上記内部電圧を形成する制御系の動作電流が遮断されて上記第2出力端子をハイインピーダンス状態にする第2モードとが状態制御信号に対応して切り替えられる第2降圧回路と、
内部回路とを備え、
上記第1出力端子と上記第2出力端子とが共通接続されてなる出力端子から上記内部電圧を上記内部回路に供給することを特徴とする半導体集積回路装置。 - 請求項1において、
上記内部回路は、第1内部回路と第2内部回路を含み、
上記第1降圧回路と第2降圧回路は、それぞれ複数の回路ブロックからなり、
上記第1内部回路に供給される第1内部電圧は、上記第1降圧回路と上記第2降圧回路からなる第1降圧電源回路により形成され、
上記第2内部回路に供給される第2内部電圧は、上記第1降圧回路と上記第2降圧回路からなる第2降圧電源回路により形成され、
上記第1降圧電源回路は、その出力端子に安定化容量を接続させる外部端子を備え、
上記第2降圧電源回路は、その出力端端子に内蔵定化容量が接続されてなることを特徴とする半導体集積回路装置。 - 請求項1において、
上記第1内部回路は、スタンバイ時において保持すべき情報を記憶する記憶回路である備えることを特徴とする半導体集積回路装置。 - 請求項3において、
上記記憶回路は、レジスタ又はスタティック型RAMのいずれかを含むことを特徴とする半導体集積回路装置。 - 請求項4において、
上記第2内部回路は、アナログ回路であることを特徴とする半導体集積回路装置。 - 請求項2において、
上記第1降圧電源回路を構成する上記複数の回路ブロックは、半導体集積回路装置を構成するチップ周辺に、分散して配置されてなることを特徴とする半導体集積回路装置。 - 請求項1において、
上記第2降圧回路を第1モード又は第2モードにする状態制御回路を更に備え、
上記状態制御回路は、上記外部端子から供給される上記電源電圧によって動作させられるものであることを特徴とする半導体集積回路装置。 - 請求項1において、
外部端子から供給される電源電圧と回路の接地電位を受けて基準電圧を形成する基準電圧発生回路を更に備え、
上記第1降圧回路及び第2降圧回路は、上記基準電圧に対応して所定の出力電圧を形成する負帰還ループを備えてなることを特徴とする半導体集積回路装置。 - 外部端子と、
上記外部端子から供給された電源電圧を受けて上記電源電圧よりも低い内部電圧を定常的に形成して第1出力端子から出力する第1降圧回路と、
上記外部端子から供給された上記電源電圧を受けて上記内部電圧を形成して第2出力端子から出力する第1モードと、上記内部電圧を形成する制御系の動作電流が遮断されて上記第2出力端子をハイインピーダンス状態にする第2モードとが状態制御信号に対応して切り替えられる第2降圧回路と、
上記外部端子から供給された上記電源電圧を受けて上記内部電圧を形成して第3出力端子から出力する第3モードと、上記内部電圧を形成する制御系の動作電流が遮断される第4モードとが状態制御信号に対応して切り替えられる第3降圧回路と、
上記外部端子から供給された上記電源電圧を受けて上記内部電圧を形成して第4出力端子から出力する第5モードと、上記内部電圧を形成する制御系の動作電流が遮断される第6モードとが状態制御信号に対応して切り替えられる第4降圧回路と、
第1内部回路と、
第2内部回路と、
スイッチとを備え、
上記第1出力端子と上記第2出力端子とは共通に平滑用の容量素子に接続され、
上記第3出力端子と上記第4出力端子とは共通接続され、上記スイッチを介して上記容量素子に接続され、
上記第1出力端子と上記第2出力端子から出力される内部電圧は、上記第1内部回路に伝えられ、
上記第3出力端子と上記第4出力端子から出力される内部電圧は、上記第2内部回路に伝えられることを特徴とする半導体集積回路装置。 - 請求項9において、
上記第1降圧回路と第3降圧回路は、電流供給能力が相対的に小さく設定されて待機用内部電圧を形成するものであり、
上記第2降圧回路と第4降圧回路は、電流供給能力が相対的に大きく設定されて動作用内部電圧を形成するものであることを特徴とする半導体集積回路装置。 - 上記第1内部回路は、スタンバイ時において保持すべき情報を記憶する記憶回路を含むものであり、
上記第2内部回路は、不揮発性のメモリ及び論理回路からなり、上記状態制御信号により上記スイッチがオフ状態にされ、上記第3降圧回路が第4モードに、かつ、上記第4降圧回路が第6モードにされて内部電圧の供給が停止されることを特徴とする半導体集積回路装置。
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