JP2020071894A - 半導体装置及びデータ保持方法 - Google Patents
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Abstract
Description
図1に、本実施の形態における半導体装置1の回路のブロック図を示す。第1電源VCCは第1電源電位VCCpを供給する。接地電源VSSは、接地電位VSSpを供給する。半導体装置1には、与えられる第1電源電位VCCpと、第1電源電位VCCpより低い電圧値の接地電位VSSpが供給される。第1電源電位VCCpは、レギュレータ101(第2電源VDD)によって、接地電位VSSpより高く、かつ第1電源電位VCCpより低い電圧値の第2電源電位VDDpに変換される。レギュレータ101には、例えば、リニアレギュレータまたはスイッチングレギュレータが用いられる。半導体装置1には、コア領域2と、コア領域2と異なる高耐圧領域3が存在する。コア領域2は、レギュレータ101を介して、第1電源電位VCCpが降圧された第2電源電位VDDpが供給される領域である。一方、高耐圧領域3は、第1電源電位VCCpが直接供給される領域である。なお、コア領域2及び高耐圧領域3のそれぞれは、互いに同じ接地電位VSSpが供給される領域でもある。コア領域2と高耐圧領域3は、半導体装置1に含まれる半導体チップ(図示しない)上に形成されている。
まず、第1メモリ回路201に含まれる第1メモリセルMC1からデータが読み出される。このとき、第1メモリ回路201には、レギュレータ101を介して第1電源電位VCCpから降圧された第2電源電位VDDpが供給されている。次に、読み出されたデータがレジスタ202に書き込まれる。そして、レジスタ202に書き込まれたデータが読み出され、読み出されたデータがレベルシフタ102を介して第2メモリ回路301に含まれる第2メモリセルMC2に書き込まれる。
次に、第2メモリ回路301の周辺回路領域PERに対する第1電源電位VCCpの供給が遮断され、第2メモリ回路301が第4モードに移行する。このとき、第2メモリ回路301のメモリアレイ領域ARYには第1電源電位VCCpが供給され続ける。これにより、第2メモリ回路301のメモリアレイ領域ARYに含まれる第2メモリセルMC2にデータを保持したまま、第2メモリ回路301の周辺回路領域PERによる電力消費を抑制することができる。
そして、システムコントローラ302からレギュレータ101に動作モード信号RSが伝達され、レギュレータ101に対する電源が遮断される。すなわち、レギュレータ101に対する第1電源電位VCCpの供給が遮断され、レギュレータ101の駆動が停止する。これより、コア領域2内に配置されている第1メモリ回路201に対する第2電源電位VDDpの供給が遮断される。すなわち、第1メモリ回路201はデータを保持しない状態となる。このとき、第2メモリ回路301には、レギュレータ101を介さずに第1電源電位VCCpが直接供給され続ける。
システムコントローラ302からレギュレータ101に動作モード信号RSが伝達され、レギュレータ101に対して第1電源電位VCCpが供給される。すなわち、レギュレータ101が駆動する。これにより、コア領域2内に配置されている第1メモリ回路201に対して、第1電源電位VCCpから降圧された第2電源電位VDDpが供給される。すなわち、第1メモリ回路201は、データの保持が可能な状態となる。このとき、第2メモリ回路301には、レギュレータ101を介さずに第1電源電位VCCpが直接供給され続ける。なお、図示しないが、図1に示すレギュレータ101はさらにスイッチを有しており、本実施の形態では、システムコントローラ302がこのスイッチのオン/オフを制御している。そして、システムコントローラ302から送信された動作モード信号RSに基づいて、このスイッチがオフ状態からオン状態に切り替わることで、レギュレータ101に第1電源電位VCCpが供給される。なお、スイッチは、レギュレータ101の外、すなわち、第1電源電位VCCpが伝送される配線(伝送経路)、より具体的には、この配線(伝送経路)のうち、コア領域2と高耐圧領域3に分岐する分岐点と、レギュレータ101との間に設けられていても良い。
次に、第2メモリ回路301の周辺回路領域PERに対して第1電源電位VCCpが供給され、第2メモリ回路301が第3モードに移行する。これにより、第2メモリ回路301に含まれる第2メモリセルMC2からデータを読み出すことと、第2メモリセルMC2に対してデータを書き込むことが可能になる。
まず、第2メモリ回路301に含まれる第2メモリセルMC2のデータが読み出される。そして、読み出されたデータは、レベルシフタ102を介してレジスタ202に書き込まれる。次に、レジスタ202に書き込まれたデータが読み出され、読み出されたデータは第1メモリ回路201に含まれる第1メモリセルMC1に書き込まれる。
図8Aは、実施の形態2における、第1メモリセルの平面レイアウト図である。図8Bは、実施の形態2における、第2メモリセルの平面レイアウト図である。
本実施の形態では、実施の形態1における第1メモリセルのY方向の長さh1よりも第2メモリセルのY方向の長さh2の方が大きいことを利用して、メモリセルの上層の領域にワード線を増加させる。すなわち、第2メモリセルの行ごとに、複数のワード線を設ける。それ以外の構成は、先の実施の形態1と同じであるため、説明を省略する。
本実施の形態においては、メモリセル行MCRに含まれる複数の一対のビット線を短絡して入出力回路IOと接続する構成、及び、制御回路CTRLから入出力回路IOに列選択信号が与えられない構成が、実施の形態3と異なる。それ以外の構成は、先の実施の形態3と同じであるため、省略する。
図14は、第2メモリ回路301における給電領域とダミートランジスタの配置を示すブロック図である。本実施の形態において、メモリアレイ領域ARYの行方向に隣接して、複数のダミーセルDCが並んで配置されるダミーセル領域DCRが設けられる。それ以外の構成は、先の実施の形態1と同じであるため省略する。
図17に、第2メモリ回路を中間電位として動作させる回路図を示す。本実施の形態において、第2メモリ回路301に対して供給される第1電源VCCと第2メモリ回路301との間に第1nチャネル型電界効果トランジスタNMIS1が設けられ、第2メモリ回路301に対して供給される接地電源VSSと第2メモリ回路301との間に第1pチャネル型電界効果トランジスタPMIS1が設けられる。それ以外の構成は、先の実施の形態1と同じであるため省略する。
101 レギュレータ
102 レベルシフタ
2 コア領域
201 第1メモリ回路
202 レジスタ
203 フラッシュメモリ
204 ロジック回路
3 高耐圧領域
301 第2メモリ回路
302 システムコントローラ
MC1 第1メモリセル
MC2 第2メモリセル
WL1 第1ワード線
WL2、WL2[0],WL2[1]、WL2[m]、WL2[n] 第2ワード線
BT,BT ビット線
BT1,BB1 第1ビット線
BT2,BB2 第2ビット線
PU1 第1プルアップトランジスタ
PU2 第2プルアップトランジスタ
PD1 第1プルダウントランジスタ
PD2 第2プルダウントランジスタ
PG1 第1パスゲートトランジスタ
PG2 第2パスゲートトランジスタ
N1 第1記憶ノード
N2 第2記憶ノード
N3 第3記憶ノード
N4 第4記憶ノード
INV1 第1インバータ
INV2 第2インバータ
INV3 第3インバータ
INV4 第4インバータ
INV5 第5インバータ
MC1 第1メモリセル
MC2 第2メモリセル
VCC 第1電源
VCCp 第1電源電位
VDDp 第2電源電位
VSS 接地電源
VSSp 接地電位
POLY ポリシリコン
Ac 活性領域
AP1,AP2,AP3,AP4 p型活性領域
AN1,AN2,AN3,AN4 n型活性領域
NW nウェル
PW pウェル
CT コンタクト
V1 第1ビア
V2 第2ビア
M1 第1金属配線層
M2 第2金属配線層
M3 第3金属配線層
G1,G2,G3,G4,G5,G6,G7,G8,G9,G10 第1〜第10ゲート配線
M1a 第1層第1配線
M1b 第1層第2配線
M1c 第1層第3配線
M1d 第1層第4配線
M1e 第1層第5配線
M1f 第1層第6配線
M1g 第1層第7配線
M1h 第1層第8配線
M2a 第2層第1配線
M2b 第2層第1配線
M2c 第2層第2配線
M2d 第2層第3配線
M2e 第2層第4配線
M2f 第2層第5配線
M2g 第2層第6配線
M3a 第3層第1配線
M3b 第3層第1配線
M3c 第3層第2配線
M3d 第3層第3配線
M3e 第3層第4配線
ARY メモリアレイ領域
PER 周辺回路
CTRL 制御回路
WLD ワード線ドライバ
IO 入出力回路
MUX 列選択回路
WA ライトアンプ
SA センスアンプ
CTW,CBW 共通書込みビット線
CTR,CBR 共通読み出しビット線
MCR メモリセル行
DCR ダミーセル領域
DT1 第1ダミートランジスタ
DT2 第2ダミートランジスタ
SUB 半導体基板
TAP 給電領域
GE1、GE2 ゲート電極
SW1、SW2 サイドウォール
IF1、IF2 ゲート絶縁膜
EX1、EX3 低濃度不純物領域
EX2、EX4 高濃度不純物領域
STI1、STI2 素子分離領域
PMIS1 第1pチャネル型電界効果トランジスタ
PMIS2 第2pチャネル型電界効果トランジスタ
NMIS1 第1nチャネル型電界効果トランジスタ
NMIS2 第2nチャネル型電界効果トランジスタ
MIS1 第1電界効果トランジスタ
MIS2 第2電界効果トランジスタ
Ln1 nチャネル型電界効果トランジスタのゲート長
Lp1 pチャネル型電界効果トランジスタのゲート長
Claims (19)
- 第1電界効果トランジスタからなるスタティック型の第1メモリセルと、
第2電界効果トランジスタからなるスタティック型の第2メモリセルと、
前記第1メモリセルを含む第1メモリ回路と、
前記第2メモリセルを含む第2メモリ回路と、
第1電源電位を前記第1電源電位の電圧値よりも低い電圧値の第2電源電位に変換するレギュレータと、
を有し、
前記第2電界効果トランジスタの第2ゲート長は、前記第1電界効果トランジスタの第1ゲート長よりも長く、
前記第1メモリ回路には、前記レギュレータを介して前記第2電源電位が供給され、
前記第2メモリ回路には、前記第1電源電位が供給される、半導体装置。 - 前記第1メモリセルは、第1ワード線及び一対の第1ビット線と電気的に接続され、
前記第2メモリセルは、第2ワード線及び一対の第2ビット線と電気的に接続され、
前記第1メモリセルは、
第1プルアップトランジスタ及び第1プルダウントランジスタからなる第1インバータと、
第2プルアップトランジスタ及び第2プルダウントランジスタからなる第2インバータと、
前記第1インバータの入力部と前記一対の第1ビット線の一方のビット線との間に接続される第1パスゲートトランジスタと、
前記第2インバータの出力部と前記一対の第1ビット線の他方のビット線との間に接続される第2パスゲートトランジスタと、
を備え、
前記第2メモリセルは、
第3プルアップトランジスタ及び第3プルダウントランジスタからなる第3インバータと、
第4プルアップトランジスタ及び第4プルダウントランジスタからなる第4インバータと、
前記第3インバータの出力部と前記一対の第2ビット線の一方のビット線との間に接続される第3パスゲートトランジスタと、
前記第2インバータの出力部と前記一対の第2ビット線の他方のビット線との間に接続される第4パスゲートトランジスタと、
を備え、
前記第1インバータ及び前記第2インバータのそれぞれに、前記第2電源電位及び第3電源電位が供給され、
前記第3インバータ及び前記第4インバータのそれぞれに、前記第1電源電位及び前記第3電源電位が供給され、
前記第3電源電位は、前記第2電源電位より低い電圧であり、
平面視において前記第2メモリセルと重なるように配置された前記第2ワード線の幅よりも前記第2ゲート長の方が大きい、請求項1記載の半導体装置。 - 前記半導体装置は、第1モードと、前記第1モードと異なる第2モードとを有し、
前記第1モードにおいて、前記第1メモリセルに前記レギュレータを介して前記第2電源電位が供給され、
前記第2モードにおいて、前記レギュレータの電源が遮断される、請求項1記載の半導体装置。 - 前記第2メモリ回路の記憶容量は前記第1メモリ回路の記憶容量よりも小さい、請求項1記載の半導体装置。
- 前記第2メモリ回路は、
複数の前記第2メモリセルが行列状に配置されたメモリアレイ領域と、
平面視において、前記メモリアレイ領域の行方向に、前記メモリアレイ領域と隣接して配置されるダミーセル領域と、
平面視において、前記メモリアレイ領域の列方向に、前記メモリアレイ領域と隣接して配置される給電領域と、
をさらに備え、
前記ダミーセル領域は、ゲート長が前記第2ゲート長である複数のダミートランジスタを含み、
前記複数のダミートランジスタは、前記メモリアレイ領域に含まれる複数の前記第2メモリセルのパスゲートトランジスタのゲート電極およびプルダウントランジスタのゲート電極ごとに隣接して配置される、請求項2記載の半導体装置。 - 前記第1電界効果トランジスタの閾値よりも前記第2電界効果トランジスタの閾値の方が高い、請求項1記載の半導体装置。
- 前記第2メモリ回路は、前記第2メモリセルと行方向に隣接して配置された第3メモリセルをさらに備え、
前記第3メモリセルに、前記第2ワード線と異なる第2の第3ワード線及び、前記一対の第2ビット線と異なる一対の第3ビット線が接続され、
前記一対の第2ビット線と、前記第3メモリセルに接続された一対の第3ビット線は、一対の共通ビット線を介して互いに電気的に接続される、請求項2記載の半導体装置。 - 前記第1ゲート長は、前記第1電界効果トランジスタのソース領域とドレイン領域との間の距離であり、
前記第2ゲート長は、前記第2電界効果トランジスタのソース領域とドレイン領域との間の距離である、請求項1記載の半導体装置。 - 前記第1モードは、前記第1メモリセルに対するデータの読み出し又は書き込みが行われる通常動作モードであり、
前記第2モードは、前記第1メモリセルに対するデータの読み出し及び書き込みがいずれも行われないスタンバイモードである、請求項3記載の半導体装置。 - 第1電界効果トランジスタを含むスタティック型の第1メモリセルと、
第2電界効果トランジスタを含むスタティック型の第2メモリセルと、
前記第1メモリセルからなる第1メモリ回路と、
前記第2メモリセルからなる第2メモリ回路と、
第1電源電位を前記第1電源電位の電圧値よりも低い電圧値の第2電源電位に変換するレギュレータと、
を有し、
前記第2電界効果トランジスタの第2ゲート絶縁膜の厚さは、前記第1電界効果トランジスタの第1ゲート絶縁膜の厚さよりも厚く、
第1モードにおいて、前記第1メモリセルには、前記レギュレータを介して前記第2電源電位が供給され、
第2モードにおいて、前記第2メモリセルには、前記第1電源電位が供給され、
前記第1モードでは、前記第1メモリ回路に前記レギュレータを介して前記第2電源電位が供給され、
前記第2モードでは、前記レギュレータに供給されていた前記第1電源電位が遮断される、半導体装置。 - 前記第1メモリセルは、第1ワード線及び一対の第1ビット線と電気的に接続され、
前記第2メモリセルは、第2ワード線及び一対の第2ビット線と電気的に接続され、
前記第1メモリセルは、
第1プルアップトランジスタ及び第1プルダウントランジスタからなる第1インバータと、
第2プルアップトランジスタ及び第2プルダウントランジスタからなる第2インバータと、
前記第1インバータの入力部と前記一対の第1ビット線の一方のビット線との間に接続される第1パスゲートトランジスタと、
前記第2インバータの出力部と前記一対の第1ビット線の他方のビット線との間に接続される第2パスゲートトランジスタと、
を備え、
前記第2メモリセルは、
第3プルアップトランジスタ及び第3プルダウントランジスタからなる第3インバータと、
第4プルアップトランジスタ及び第4プルダウントランジスタからなる第4インバータと、
前記第3インバータの出力部と前記一対の第2ビット線の一方のビット線との間に接続される第3パスゲートトランジスタと、
前記第2インバータの出力部と前記一対の第2ビット線の他方のビット線との間に接続される第4パスゲートトランジスタと、
を備え、
前記第1インバータ及び前記第2インバータのそれぞれに、前記第2電源電位及び、前記第2電源電位より低い第3電源電位が供給され、
前記第3インバータ及び前記第4インバータのそれぞれに、前記第1電源電位及び、前記第3電源電位が供給される、請求項10記載の半導体装置。 - 前記第1モードは、前記第1メモリ回路において読み出しまたは書き込みが行われる通常動作モードであり、
前記第2モードは、前記第1メモリ回路において読み出し及び書き込みがいずれも行われないスタンバイモードである、請求項10記載の半導体装置。 - 前記第2メモリ回路の記憶容量は前記第1メモリ回路の記憶容量よりも小さい、請求項10記載の半導体装置。
- 前記第2メモリ回路は、
複数の前記第2メモリセルが行列状に配置されたメモリアレイ領域と、
平面視において、前記メモリアレイ領域の行方向に、前記メモリアレイ領域と隣接して配置されるダミーセル領域と、
平面視において、前記メモリアレイ領域の列方向に、前記メモリアレイ領域と隣接して配置される電源領域と、
をさらに備え、
前記ダミーセル領域は、ゲート長が第2ゲート長である複数のダミートランジスタを含み、
前記複数のダミートランジスタは、前記メモリアレイ領域に含まれる複数の前記第2メモリセルのパスゲートトランジスタのゲート電極およびプルダウントランジスタのゲート電極ごとに隣接して配置される、請求項10記載の半導体装置。 - 前記第1電界効果トランジスタの閾値よりも前記第2電界効果トランジスタの閾値の方が高い、請求項10記載の半導体装置。
- 前記第2メモリ回路は、前記第2メモリセルと行方向に隣接して配置された第3メモリセルをさらに備え、
前記第3メモリセルに、前記第2ワード線と異なる第3ワード線及び、前記一対の第2ビット線と異なる一対の第3ビット線が接続され、
前記一対の第2ビット線と、前記第3メモリセルに接続された一対の第3ビット線は、一対の共通ビット線を介して互いに電気的に接続される、請求項11記載の半導体装置。 - 前記第1モードにおいて、前記第1メモリセルに対するデータの読み出し又は書き込みが行われ、
前記第2モードにおいては、前記第1メモリセルに対するデータの読み出し及び書き込みがいずれも行われない、請求項12記載の半導体装置。 - (a)第1電源電圧をレギュレータ及び第2メモリセルに、前記レギュレータを介して前記第1電源電圧よりも低い電圧値に変換された第2電源電圧を第1メモリセルに、それぞれ供給し、前記第1メモリセルに格納されたデータを前記第2メモリセルに移動させる工程と、
(b)前記(a)工程の後、前記レギュレータに供給されていた前記第1電源電圧を遮断する一方、前記第2メモリセルには前記第1電源電圧を供給し続ける工程と、
を含むデータ保持方法。 - 前記(b)工程では、前記第2メモリセルからなるメモリ回路に含まれる周辺回路に供給されていた前記第1電源電圧を遮断する、請求項18記載のデータ保持方法。
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