JP2020071894A - 半導体装置及びデータ保持方法 - Google Patents

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Abstract

【課題】半導体装置の消費電力を低減する。【解決手段】半導体装置は、第1電界効果トランジスタから構成される第1メモリセルを含む第1メモリ回路と、第2電界効果トランジスタから構成される第2メモリセルを含む第2メモリ回路と、第1電源電位を第1電源電位の電圧値よりも低い電圧値の第2電源電位に変換するレギュレータと、を有する。第2電界効果トランジスタの第2ゲート長は、第1電界効果トランジスタの第1ゲート長よりも長く、前記第1メモリセルには、レギュレータを介して第2電源電位が供給され、第2メモリセルには、第1電源電位が供給される。【選択図】図1

Description

本発明は、半導体装置と、データ保持方法に関し、例えば、SRAM(Static Random Access Memory、スタティックランダムアクセスメモリ)を有する半導体装置に適用して有効な技術に関する。
特開2017−174490号公報(特許文献1)では、入出力回路に対して供給される電圧値(例えば3.3V)よりもロジック回路及びSRAM回路に供給される電圧値(例えば1.2V)の方が低いことが開示されている。
特開2017−174490号公報
一般に、低い電圧値(例えば1.2V)を供給する場合は、例えばレギュレータを用いて、高い電圧値(例えば3.3V)を低い電圧値に降圧することが考えられる。しかし、上記の使い方の場合、レギュレータを駆動するための電力が必要となる。このため、半導体装置の消費電力が高くなる傾向がある。
その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態に係る半導体装置は、第1電界効果トランジスタを含む第1メモリセルと、第2電界効果トランジスタを含む第2メモリセルを含む第2メモリセルと、第1電源電位を第1電源電位の電圧値よりも低い電圧値の第2電源電位に変換するレギュレータと、を有する。また、第2電界効果トランジスタのゲート長は、第1電界効果トランジスタのゲート長よりも長い。また、第1メモリセルには、レギュレータを介して第2電源電位が供給される。さらに、第2メモリセルには、第1電源電位が供給される。
他の実施の形態に係る半導体装置は、第1電界効果トランジスタを含むスタティック型の第1メモリセルと、第2電界効果トランジスタを含むスタティック型の第2メモリセルと、第1メモリセルを含む第1メモリ回路と、第2メモリセルを含む第2メモリ回路と、第1電源電位を第1電源電位の電圧値よりも低い電圧値の第2電源電位に変換するレギュレータと、を有する。また、第2電界効果トランジスタの第2絶縁膜の厚さは、第1電界効果トランジスタの第1絶縁膜の厚さよりも厚い。また、第1モードにおいて、第1メモリセルには、レギュレータを介して第2電源電位が供給される。また、第2モードにおいて、第2メモリセルには、第1電源電位が供給される。また、第1モードでは、第1メモリ回路にレギュレータを介して第2電源電位が供給される。さらに、第2モードでは、レギュレータに供給されていた第1電源電圧が遮断される。
他の実施の形態に係る半導体装置のデータ保持方法は、第1電源電圧をレギュレータ及び第2メモリセルに、レギュレータを介して第1電源電圧よりも低い電圧値に変換された第2電源電圧を第1メモリセルに、それぞれ供給し、第1メモリセルに格納されたデータを第2メモリセルに移動させる工程を含む。また、レギュレータに供給されていた第1電源電圧を遮断する一方、第2メモリセルには第1電源電圧を供給し続ける工程を含む。
一実施の形態に係る半導体装置では、半導体装置の消費電力を削減することができる。
図1は、実施の形態1における半導体装置のブロック図である。 図2Aは、実施の形態1における第1メモリセルの回路図である。 図2Bは、実施の形態1における第2メモリセルの回路図である。 図3は、実施の形態1における第1メモリ回路及び第2メモリ回路の構成を示すブロック図である。 図4Aは、実施の形態1において第2モードに移行する際の動作を示すフローチャートである。 図4Bは、実施の形態1において第2モードから復帰する際の動作を示すフローチャートである。 図5Aは、実施の形態1における第1メモリセルの平面レイアウト図である。 図5Bは、実施の形態1における第2メモリセルの平面レイアウト図である。 図6は、実施の形態1における第2メモリセルの上層における第1金属配線層及び第2金属配線層の平面レイアウト図である。 図7は、実施の形態1における第2メモリセルの上層における第2金属配線層及び第3金属配線層の平面レイアウト図である。 図8Aは、実施の形態2における、第1メモリセルの平面レイアウト図である。 図8Bは、実施の形態2における、第2メモリセルの平面レイアウト図である。 図9は、実施の形態3における第2メモリ回路のブロック図である。 図10は、実施の形態3における第2メモリセルの上層における第1金属配線層及び第2金属配線層の平面レイアウト図である。 図11は、実施の形態3における第2メモリセルの上層における第2金属配線層及び第3金属配線層の平面レイアウト図である。 図12は、実施の形態3の変形例における第2メモリ回路のブロック図である。 図13は、実施の形態1における隣接メモリセルの平面レイアウト図である。 図14は、実施の形態4におけるダミーセルの平面レイアウト図である。 図15は、実施の形態4におけるダミーセルの平面レイアウト図である。 図16Aは、実施の形態1における第1電界効果トランジスタの断面図である。 図16Bは、実施の形態1における第2電界効果トランジスタの断面図である。 図17は、実施の形態5における第2メモリ回路の回路図である。 図18Aは、実施の形態5の効果を説明する図である。 図18Bは、実施の形態5の効果を説明する図である。
以下、各実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、実施の形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。
(実施の形態1)
図1に、本実施の形態における半導体装置1の回路のブロック図を示す。第1電源VCCは第1電源電位VCCpを供給する。接地電源VSSは、接地電位VSSpを供給する。半導体装置1には、与えられる第1電源電位VCCpと、第1電源電位VCCpより低い電圧値の接地電位VSSpが供給される。第1電源電位VCCpは、レギュレータ101(第2電源VDD)によって、接地電位VSSpより高く、かつ第1電源電位VCCpより低い電圧値の第2電源電位VDDpに変換される。レギュレータ101には、例えば、リニアレギュレータまたはスイッチングレギュレータが用いられる。半導体装置1には、コア領域2と、コア領域2と異なる高耐圧領域3が存在する。コア領域2は、レギュレータ101を介して、第1電源電位VCCpが降圧された第2電源電位VDDpが供給される領域である。一方、高耐圧領域3は、第1電源電位VCCpが直接供給される領域である。なお、コア領域2及び高耐圧領域3のそれぞれは、互いに同じ接地電位VSSpが供給される領域でもある。コア領域2と高耐圧領域3は、半導体装置1に含まれる半導体チップ(図示しない)上に形成されている。
半導体装置1のコア領域2には、第2電源電位VDDp及び接地電位VSSpを動作電圧とする、第1メモリ回路201、レジスタ202、フラッシュメモリ203、ロジック回路204が配置される。第1メモリ回路201には、ロジック回路204の演算結果が格納される。すなわち、第1メモリ回路201には、レギュレータ101を介して、第1電源電位VCCpが降圧された第2電源電位VDDpが供給される。コア領域2に供給される第2電源電位VDDpは、例えば1.1Vの電位であり、接地電位VSSpは、例えば0Vの電位である。
半導体装置1の高耐圧領域3には、第1電源電位VCCpと、接地電位VSSpが供給される。高耐圧領域3には、第1電源電位VCCpと接地電位VSSpとを動作電位とする、第2メモリ回路301と、システムコントローラ302が配置される。システムコントローラ302はレギュレータ101の電源を制御する。第2メモリ回路301には、レギュレータ101を介さずに、第1電源電位VCCpが直接供給される。高耐圧領域3に供給される第1電源電位VCCpは、例えば3.3Vの電位である。
コア領域2と高耐圧領域3との間には、レベルシフタ102が接続される。レベルシフタ102は、コア領域2と高耐圧領域3との間でやり取りされる信号の電位を調整する。すなわち、レベルシフタ102は、信号の電位を変換する。例えば、コア領域2における信号のハイレベル(Hレベル)が1.1Vであるのに対して高耐圧領域3における信号のハイレベル(Hレベル)が3.3Vである場合に、コア領域2から与えられる1.1VのHレベルの信号を、3.3Vに変換して、高耐圧領域3に伝達する。
レジスタ202は、第1メモリ回路201及び第2メモリ回路301と電気的に接続され、第1メモリ回路201と第2メモリ回路301との間でデータの受け渡しを行う。
第1メモリ回路201は、行列状に配置された複数の第1メモリセルMC1を有する。なお、図3を用いて後述するメモリセルMCは、この第1メモリセルMC1に対応している。
図2Aに、第1メモリセルMC1の回路図を示す。この第1メモリセルMC1は、図2Aに示すように、第1インバータINV1と、第2インバータINV2と、を含む。
第1インバータINV1は、図2Aに示すように、第2電源VDDと、接地電源VSSとの間に形成された第1プルアップトランジスタPU1および第1プルダウントランジスタPD1を有する。そして、図2Aに示すように、この第1プルアップトランジスタPU1と第1プルダウントランジスタPD1は、第2電源VDDと接地電源VSSとの間において、直列接続されている。
一方、第2インバータINV2においても、第1インバータINV1と同様の構成である。具体的には、第2インバータINV2は、図2Aに示すように、第2電源VDDと、接地電源VSSとの間に形成された第2プルアップトランジスタPU2および第2プルダウントランジスタPD2を有する。そして、図2Aに示すように、この第2プルアップトランジスタPU2と第2プルダウントランジスタPD2は、第2電源VDDと接地電源VSSとの間において、直列接続されている。
ここで、図2Aに示すように、第1インバータINV1を構成する第1プルアップトランジスタPU1と、第2インバータINV2を構成する第2プルアップトランジスタPU2は、pチャネル型の電界効果トランジスタである。一方、図2Aに示すように、第1インバータINV1を構成する第1プルダウントランジスタPD1と、第2インバータINV2を構成する第2プルダウントランジスタPD2は、nチャネル型の電界効果トランジスタである。
そして、図2Aに示すように、第1インバータINV1を構成する第1プルアップトランジスタPU1および第1プルダウントランジスタPD1のそれぞれのゲート電極は、第1記憶ノード(配線、配線パターン)N1を介して、第2インバータINV2の出力部と電気的に接続されている。なお、ここで言う第2インバータINV2の出力部とは、図2Aにおいて、第2プルアップトランジスタPU2のドレインと、第2プルダウントランジスタPD2のドレインとが互いに接続されているノードに対応する。また、この第2インバータINV2の出力部には、図2Aに示すように、第2パスゲートトランジスタPG2も接続されている。第2パスゲートトランジスタPG2のゲートは第1ワード線WL1に接続され、第2インバータINV2の出力部と接続されるソースまたはドレインとは反対側のドレインまたはソースは第1ビット線BB1に接続されている。
一方、図2Aに示すように、第2インバータINV2を構成する第2プルアップトランジスタPU2および第2プルダウントランジスタPD2のそれぞれのゲート電極は、第2記憶ノード(配線、配線パターン)N2を介して、第1インバータINV1の出力部と電気的に接続されている。なお、ここで言う第1インバータINV1の出力部とは、図2Aにおいて、第1プルアップトランジスタPU1のドレインと、第1プルダウントランジスタPD1のドレインとが互いに接続されているノードに対応する。また、この第1インバータINV1の出力部には、図2Aに示すように、第1パスゲートトランジスタPG1も接続されている。第1パスゲートトランジスタPG1のゲートは第1ワード線WL1に接続され、第1インバータINV1の出力部と接続されるソースまたはドレインとは反対側のドレインまたはソースは第1ビット線BT1に接続されている。
第2メモリ回路301は、行列状に配置された第2メモリセルMC2を有する。なお、第1メモリセルMC1と同様、図3を用いて後述するメモリセルMCは、この第2メモリセルMC2にも対応している。
図2Bに、第2メモリセルMC2の回路図を示す。この第2メモリセルMC2は、図2Bに示すように、第3インバータINV3と、第4インバータINV4と、を含む。
第3インバータINV3は、図2Bに示すように、第1電源VCCと、接地電源VSSとの間に形成された第3プルアップトランジスタPU3および第3プルダウントランジスタPD3を有する。そして、図2Bに示すように、この第3プルアップトランジスタPU3と第3プルダウントランジスタPD3は、第1電源VCCと接地電源VSSとの間において、直列接続されている。
一方、第4インバータINV4においても、第3インバータINV3と同様の構成である。具体的には、第4インバータINV4は、図2Bに示すように、第1電源VCCと、接地電源VSSとの間に形成された第4プルアップトランジスタPU4および第4プルダウントランジスタPD4を有する。そして、図2Bに示すように、この第4プルアップトランジスタPU4と第4プルダウントランジスタPD4は、第1電源VCCと接地電源VSSとの間において、直列接続されている。
ここで、図2Bに示すように、第3インバータINV3を構成する第3プルアップトランジスタPU3と、第4インバータINV4を構成する第4プルアップトランジスタPU4は、pチャネル型の電界効果トランジスタである。一方、図2Bに示すように、第3インバータINV3を構成する第3プルダウントランジスタPD3と、第4インバータINV4を構成する第4プルダウントランジスタPD4は、nチャネル型の電界効果トランジスタである。
そして、図2Bに示すように、第3インバータINV3を構成する第3プルアップトランジスタPU3および第3プルダウントランジスタPD3のそれぞれのゲート電極は、第3記憶ノード(配線、配線パターン)N3を介して、第4インバータINV4の出力部と電気的に接続されている。なお、ここで言う第4インバータINV4の出力部とは、図2Bにおいて、第4プルアップトランジスタPU4のドレインと、第4プルダウントランジスタPD4のドレインとが互いに接続されているノードに対応する。また、この第4インバータINV4の出力部には、図2Bに示すように、第4パスゲートトランジスタPG4も接続されている。第4パスゲートトランジスタPG4のゲートは第2ワード線WL2に接続され、第4インバータINV4の出力部と接続されるソースまたはドレインとは反対側のドレインまたはソースは第2ビット線BB2に接続されている。
一方、図2Bに示すように、第4インバータINV4を構成する第4プルアップトランジスタPU4および第4プルダウントランジスタPD4のそれぞれのゲート電極は、第4記憶ノード(配線、配線パターン)N4を介して、第3インバータINV3の出力部と電気的に接続されている。なお、ここで言う第3インバータINV3の出力部とは、図2Bにおいて、第3プルアップトランジスタPU3のドレインと、第3プルダウントランジスタPD3のドレインとが互いに接続されているノードに対応する。また、この第3インバータINV3の出力部には、図2Bに示すように、第3パスゲートトランジスタPG3も接続されている。第3パスゲートトランジスタPG3のゲートは第2ワード線WL2に接続され、第3インバータINV3の出力部と接続されるソースまたはドレインとは反対側のドレインまたはソースは第2ビット線BT2に接続されている。
図3は、第1メモリ回路及201及び第2メモリ回路301の構成例を示すブロック図である。図中のメモリセルMCは、第1メモリ回路201の場合は第1メモリセルMC1、第2メモリ回路301の場合は第2メモリセルMC2である。また、一対のビット線BT,BBは、第1メモリ回路201の場合は第1ビット線BT1,BB1であり、第2メモリ回路301の場合は第2ビット線BT2,BB2である。ワード線WLは、第1メモリ回路201の場合は第1ワード線WL1であり、第2メモリ回路301の場合は第2ワード線WL2である。
第1メモリ回路201及び第2メモリ回路301は、複数のメモリセルが行列状に配置されるメモリアレイ領域ARYと周辺回路領域PERを備える。
メモリアレイ領域ARYには、複数のメモリセルMCが行列状に配置される。メモリセルMCは、行毎にメモリセル行MCRを構成する。メモリセル行MCRは、1行にn個(nは自然数)のメモリセルを含む。メモリセル行MCRごとに1本のワード線WLが配置され、メモリセル行MCRに含まれる各メモリセルMCと接続される。また、メモリセルMCは、1列毎に一対のビット線BT,BBが接続される。
周辺回路領域PERには、ワード線ドライバWLD、制御回路CTRL、および入出力回路IOが含まれる。
制御回路CTRLから、ワード線ドライバWLDに行アドレスRAが与えられる。また、制御回路CTRLから、列選択回路MUXに列アドレスCAが与えられるワード線ドライバWLDは、制御回路CTRLから与えられる行アドレスRAに従って選択されるワード線を活性化させる。複数のメモリセル列毎に、入出力回路IOが設けられる。入出力回路IOは、列選択回路MUXと、ライトアンプWAと、センスアンプSAとを備える。列選択回路MUXは、制御回路CTRLから与えられる列アドレスCAに応じて、複数のメモリセル列のうち1つのメモリセル列を選択する。
ライトアンプWAは、入力データDに応じて、一対の共通書込みビット線CTW,CBWを介して列選択回路MUXに書き込み信号を伝達する。書き込み信号に応じて、選択されたメモリセル列のビット線BT,BBの電位が相補的に遷移し、書き込みが行われる。
センスアンプSAは、一対の共通読み出しビット線CTR,CBRを介して、選択されたメモリセルMCのデータに応じてビット線BT,BBに出力される電位を受け取り、一対の共通読み出しビット線CTRとCBRとの電位差を検出して増幅する。
本実施の形態では、第1メモリ回路201の記憶容量よりも第2メモリ回路301の記憶容量が小さい。しかしながら、第2メモリ回路の記憶容量は第1メモリ回路の記憶容量以上であってもよい。なお、後述のように、第1メモリ回路201のデータを第2メモリ回路301に退避する場合、第1メモリ回路201の記憶容量よりも第2メモリ回路301の記憶容量を小さくして、かつ、第1メモリ回路201に格納されたデータのうち、最低限のデータを第2メモリ回路301に退避させることで、第2メモリ回路301による面積増加の影響を抑制することが可能となる。
半導体装置1は、システムコントローラ302によって制御される動作モードを備える。また、この動作モードは、第1モード(通常動作モード)と、第2モード(スタンバイモード)と、を備える。具体的には、第1モードにおいては、第1メモリ回路201の第1メモリセルMC1に対するデータの読み出し又は書き込みが行われる。これに対し、第2モードにおいては、第1メモリ回路201の第1メモリセルMC1に対するデータの読み出し及び書き込みがいずれも行われない。また、第2モード(スタンバイモード)においては、レギュレータ101に対する第1電源電位VCCpの供給が遮断される。そのため、レギュレータ101からコア領域2に対して第2電源電位VDDpが供給されない状態となり、第1メモリ回路201に含まれる第1メモリセルMC1のデータは保持されない。一方で、高耐圧領域3に対しては、第2モードにおいても第1電源電位VCCpが供給され続けるため、第2メモリ回路301に含まれる第2メモリセルMC2のデータが保持され続ける。
また、上記の第1モードから第2モードに移行する過程において、第2メモリ回路301は、第2メモリセルMC2に対するデータの読み出し又は書き込みが行われる第3モードと、第2メモリセルMC2に対するデータの読み出し及び書き込みがいずれも行われない第4モードを有する。具体的には、第4モードでは、第1電源電位VCCpは第2メモリセルMC2の周辺回路領域PERに供給されない一方、第2メモリセルMC2に対しては第1電源電位VCCpが供給される。このとき、第2メモリ回路301の周辺回路領域PER及びメモリアレイ領域ARYの両方には、接地電位VSSpが供給される。これにより、第2メモリセルMC2のデータを保持したまま、第2メモリ回路301の周辺回路領域PERによる電力消費を抑制することができる。なお、第2メモリ回路301は、第2モードに移行した後においても、上記の第3モードと第4モードを有する。
また、第2メモリ回路301の第4モードにおいては、周辺回路領域PERに接地電位が供給される一方、第2メモリ回路301のメモリアレイ領域ARYには、接地電位VSSpよりも高く、かつ、第1電源電位VCCpより低い接地電位ARVSSpが供給されてもよい。この場合、第2メモリ回路301のメモリアレイ領域ARYに接地電位ARVSSpが供給される場合は、メモリアレイ領域ARYに接地電位VSSpが供給される場合よりも、メモリアレイ領域ARYにおけるリーク電流をより抑制することができ、省電力化の効果がより大きくなる。
図4Aは、第1モードから第2モードに移行する場合のフローを示す図であり、図4Bは、第2モードから第1モードに復帰する場合のフローを示す図である。
図4Aに示すように、半導体装置1が第1モードから第2モードに移行する場合、次のような工程が行われる。
(データ退避工程S1)
まず、第1メモリ回路201に含まれる第1メモリセルMC1からデータが読み出される。このとき、第1メモリ回路201には、レギュレータ101を介して第1電源電位VCCpから降圧された第2電源電位VDDpが供給されている。次に、読み出されたデータがレジスタ202に書き込まれる。そして、レジスタ202に書き込まれたデータが読み出され、読み出されたデータがレベルシフタ102を介して第2メモリ回路301に含まれる第2メモリセルMC2に書き込まれる。
(第2メモリ省電力化工程S2)
次に、第2メモリ回路301の周辺回路領域PERに対する第1電源電位VCCpの供給が遮断され、第2メモリ回路301が第4モードに移行する。このとき、第2メモリ回路301のメモリアレイ領域ARYには第1電源電位VCCpが供給され続ける。これにより、第2メモリ回路301のメモリアレイ領域ARYに含まれる第2メモリセルMC2にデータを保持したまま、第2メモリ回路301の周辺回路領域PERによる電力消費を抑制することができる。
(電源遮断工程S3)
そして、システムコントローラ302からレギュレータ101に動作モード信号RSが伝達され、レギュレータ101に対する電源が遮断される。すなわち、レギュレータ101に対する第1電源電位VCCpの供給が遮断され、レギュレータ101の駆動が停止する。これより、コア領域2内に配置されている第1メモリ回路201に対する第2電源電位VDDpの供給が遮断される。すなわち、第1メモリ回路201はデータを保持しない状態となる。このとき、第2メモリ回路301には、レギュレータ101を介さずに第1電源電位VCCpが直接供給され続ける。
なお、図示しないが、図1に示すレギュレータ101はさらにスイッチを有しており、本実施の形態では、システムコントローラ302がこのスイッチのオン/オフを制御している。そして、システムコントローラ302から送信された動作モード信号RSに基づいて、このスイッチがオン状態からオフ状態に切り替わることで、レギュレータ101に供給されていた第1電源電位VCCpは遮断される。なお、スイッチは、レギュレータ101の外、すなわち、第1電源電位VCCpが伝送される配線(伝送経路)、より具体的には、この配線(伝送経路)のうち、コア領域2及び高耐圧領域3のそれぞれに向かって分岐する分岐点(ノード)と、レギュレータ101との間に設けられていても良い。
なお、本実施の形態では、第2メモリ省電力化工程S2において第2メモリ回路301が第4モードに移行し、第2メモリ回路301の周辺回路領域PERに対する電源が遮断される例を説明したが、第2メモリ省電力化工程S2を行わず、第2モードにおいても第2メモリ回路301の周辺回路領域PERに対して第1電源電位VCCpを供給し続けてもよい(第3モード)。ただし、半導体装置1の消費電力をより抑えたい場合は、本実施の形態のように、第2メモリ回路301の周辺回路領域PERに対する第1電源電位VCCpの供給を遮断する方が望ましい。
図4Bに示すように、半導体装置1が第2モードから第1モードに復帰する場合、次のような工程が行われる。
(電源供給工程S4)
システムコントローラ302からレギュレータ101に動作モード信号RSが伝達され、レギュレータ101に対して第1電源電位VCCpが供給される。すなわち、レギュレータ101が駆動する。これにより、コア領域2内に配置されている第1メモリ回路201に対して、第1電源電位VCCpから降圧された第2電源電位VDDpが供給される。すなわち、第1メモリ回路201は、データの保持が可能な状態となる。このとき、第2メモリ回路301には、レギュレータ101を介さずに第1電源電位VCCpが直接供給され続ける。なお、図示しないが、図1に示すレギュレータ101はさらにスイッチを有しており、本実施の形態では、システムコントローラ302がこのスイッチのオン/オフを制御している。そして、システムコントローラ302から送信された動作モード信号RSに基づいて、このスイッチがオフ状態からオン状態に切り替わることで、レギュレータ101に第1電源電位VCCpが供給される。なお、スイッチは、レギュレータ101の外、すなわち、第1電源電位VCCpが伝送される配線(伝送経路)、より具体的には、この配線(伝送経路)のうち、コア領域2と高耐圧領域3に分岐する分岐点と、レギュレータ101との間に設けられていても良い。
(第2メモリ起動工程S5)
次に、第2メモリ回路301の周辺回路領域PERに対して第1電源電位VCCpが供給され、第2メモリ回路301が第3モードに移行する。これにより、第2メモリ回路301に含まれる第2メモリセルMC2からデータを読み出すことと、第2メモリセルMC2に対してデータを書き込むことが可能になる。
(データ復帰工程S6)
まず、第2メモリ回路301に含まれる第2メモリセルMC2のデータが読み出される。そして、読み出されたデータは、レベルシフタ102を介してレジスタ202に書き込まれる。次に、レジスタ202に書き込まれたデータが読み出され、読み出されたデータは第1メモリ回路201に含まれる第1メモリセルMC1に書き込まれる。
なお、第2メモリ省電力化工程S2を行わず、第2モードにおいても第2メモリ回路301の周辺回路領域PERに対して第1電源電位VCCpを供給し続けた場合は、第2メモリ起動工程S5を行わない。
以上の工程により、データ退避工程S1で説明したように、第2モードに移行する前に、第1メモリ回路201の第1メモリセルMC1に保存されていたデータが第2メモリ回路301に退避され、また、データ復帰工程S6で説明したように、第2モードから復帰後に再び第1メモリ回路201にデータが保存される。
第1メモリセルMC1に与えられる第2電源電位VDDpと接地電位VSSpとの差よりも、第2メモリセルMC2に与えられる第1電源電位VCCpと接地電位VSSpとの差の方が大きい。したがって、第1メモリセルMC1を構成する各トランジスタに使用する閾値電圧Vt1よりも、第2メモリセルMC2を構成する各トランジスタに使用する閾値電圧Vt2の方が大きい。
図16Aに、第1メモリセルMC1に含まれる第1プルアップトランジスタPU1、第2プルアップトランジスタPU2、第1プルダウントランジスタPD1、第2プルダウントランジスタPD2、第1パスゲートトランジスタPG1、第2パスゲートトランジスタPG2のそれぞれを構成する第1電界効果トランジスタMIS1の断面図を示す。
半導体基板SUB中には、素子分離領域STI1が形成されている。この素子分離領域STI1により、活性領域Ac1が区画される。すなわち、活性領域Ac1は、半導体基板SUBのうち、素子分離領域STI1から露出した領域である。半導体基板SUB中には、ウェル領域WR1が形成される。nチャネル型電界効果トランジスタの場合、ウェル領域WR1は、p型不純物(例えば、ホウ素など)を含有するpウェルPW(図5A参照)である。pチャネル型電界効果トランジスタの場合、ウェル領域WR1は、およびn型不純物(例えば、リンやヒ素など)を含有するnウェルNW(図5A参照)である。
活性領域Ac1の主表面には、絶縁膜(ゲート絶縁膜)IF1が形成されている。この絶縁膜IF1としては、例えば、酸化シリコン膜などを用いることができる。絶縁膜IF1上には、ゲート電極GE1が形成されている。ゲート電極GE1としては、例えば、多結晶シリコン膜を用いることができる。ゲート電極GE1の両側のウェル領域WR1中には、低濃度不純物領域EX1が形成されている。ゲート電極GE1の両側の側壁には、サイドウォールSW1が形成されている。このサイドウォールSW1は、例えば、窒化シリコン膜からなる。
また、ゲート電極GE1およびサイドウォールSW1の合成体の両側のウェル領域WR1中には、高濃度不純物領域EX2が形成されている。高濃度不純物領域EX2は、低濃度不純物領域EX1より、不純物濃度が高く、また、深く形成される。この低濃度不純物領域EX1および高濃度不純物領域EX2で、ソースまたはドレインが構成される。
図16Bに、第2メモリセルMC2に含まれる第3プルアップトランジスタPU3、第4プルアップトランジスタPU4、第3プルダウントランジスタPD3、第4プルダウントランジスタPD4、第3パスゲートトランジスタPG3、第4パスゲートトランジスタPG4のそれぞれを構成する第2電界効果トランジスタMIS2の断面図を示す。
半導体基板SUB中には、素子分離領域STI2が形成されている。この素子分離領域STI2により、活性領域Ac2が区画される。半導体基板SUB中には、ウェル領域WR2が形成される。nチャネル型電界効果トランジスタの場合、ウェル領域WR2は、p型不純物(例えば、ホウ素など)を含有するpウェルPW(図5B参照)である。pチャネル型電界効果トランジスタの場合、ウェル領域WR2は、およびn型不純物(例えば、リンやヒ素など)を含有するnウェルNW(図5B参照)である。
活性領域Ac2の主表面には、絶縁膜(ゲート絶縁膜)IF2が形成されている。この絶縁膜IF2としては、例えば、酸化シリコン膜などを用いることができる。絶縁膜IF2上には、ゲート電極GE2形成されている。ゲート電極GE2としては、例えば、多結晶シリコン膜を用いることができる。ゲート電極GE2の両側のウェル領域WR2中には、低濃度不純物領域EX3が形成されている。ゲート電極GE2の両側の側壁には、サイドウォールSW2が形成されている。このサイドウォールSW2は、例えば、窒化シリコン膜からなる。
また、ゲート電極G2およびサイドウォールSW2の合成体の両側のウェル領域WR2中には、高濃度不純物領域EX4が形成されている。高濃度不純物領域EX4は、低濃度不純物領域EX3より、不純物濃度が高く、また、深く形成される。この低濃度不純物領域EX3および高濃度不純物領域EX4で、ソースまたはドレインが構成される。
図16A及び図16Bに示すように、第1電界効果トランジスタMIS1のゲート長Ln1は、2つの高濃度不純物領域EX2間の距離である。また、図16Bに示すように、第2電界効果トランジスタMIS2のゲート長は、2つの高濃度不純物領域EX2間の距離Ln2である。そして、図16A及び図16Bのそれぞれに示すように、第2電界効果トランジスタMIS2のゲート長Ln2は、第1電界効果トランジスタMIS1のゲート長Ln1よりも長い。これにより、第2電界効果トランジスタMIS2の閾値を、第1電界効果トランジスタMIS1の閾値よりも、大きくすることができる。
また、第1電界効果トランジスタMIS1の絶縁膜IF1の厚さd1は、例えば1nm〜4nmである。一方、第2電界効果トランジスタMIS2の絶縁膜IF2の厚さd2は、例えば、4nm〜7nmである。すなわち、図16A及び図16Bのそれぞれに示すように、第2電界効果トランジスタの絶縁膜IF2の厚さd2は、第1電界効果トランジスタMIS1の絶縁膜IF1の厚さd1よりも大きい。これにより、第2電界効果トランジスタMIS2の閾値を、第1電界効果トランジスタMIS1の閾値よりも、大きくすることができる。
なお、本実施の形態では、図16A及び図16Bに示すように、第2電界効果トランジスタMIS2のゲート長Ln2及びゲート絶縁膜IF2の厚さd2が、第1電界効果トランジスタMIS1のゲート長Ln1及びゲート絶縁膜IF1の厚さd1よりも、それぞれ大きいことについて説明した。しかしながら、第2電界効果トランジスタMIS2のゲート長Ln2は第1電界効果トランジスタMIS1のゲート長Ln1よりも大きいが、第2電界効果トランジスタMIS2のゲート絶縁膜IF2の厚さd2は第1電界効果トランジスタMIS1のゲート絶縁膜IF1の厚さd1以下でもよい。さらに、第2電界効果トランジスタMIS2の絶縁膜IF2の厚さd2は第1電界効果トランジスタMIS1の絶縁膜IF1の厚さd1よりも大きいが、第2電界効果トランジスタのゲート長Ln2は第1電界効果トランジスタのゲート長Ln1以下でもよい。ただし、第2電界効果トランジスタMIS2の閾値を大きくするという観点からは、本実施の形態のように、第2電界効果トランジスタMIS2のゲート長Ln2及びゲート絶縁膜IF2の厚さd2の両方を、第1電界効果トランジスタMIS1のゲート長Ln1及びゲート絶縁膜IF1の厚さd1よりも、それぞれ大きくすることが好ましい。これにより、第2電界効果トランジスタMIS2の閾値を、第1電界効果トランジスタMIS1の閾値よりも、さらに大きくすることができる。
図5Aに、第1メモリセルMC1のレイアウト図を示す。図5Aにおいては、活性領域Ac、ポリシリコンPOLY、コンタクトCT及び、記憶ノードを構成する第1層金属配線層M1が示されている。図5Aに示すように、第1電界効果トランジスタMIS1のゲート長Ln1は、Y方向に沿った第1から第4ゲート配線(ゲート電極)G1、G2、G3、G4の長さである。
第1メモリセルMC1を構成する各電界効果トランジスタのゲート長Ln1は同じ長さである。なお、ゲート長Ln1は、各電界効果トランジスタのソース領域を形成する拡散層とドレイン領域を形成する拡散層との間の距離を指す。
図5Bに、第2のメモリセルMC2のレイアウト図を示す。図5Bにおいては、活性領域Ac、ポリシリコンPOLY、コンタクトCT及び、記憶ノードを構成する第1層金属配線層M1が示されている。図5Bに示すように、第2電界効果トランジスタMIS2のゲート長Ln2は、Y方向に沿った第5から第8ゲート配線(ゲート電極)G5、G6、G7、G8の長さである。なお、図5A及び図5Bに示すように、ゲート長Ln2は、ゲート長Ln1よりも長い。
図5Aおよび図5Bにおいて、第1メモリセルMC1および第2メモリセルMC2は、nウェルNW、pウェルPW、p型活性領域PA(第1p型活性領域AP1、第2p型活性領域AP2)、n型活性領域NA(第1n型活性領域AN1、第2n型活性領域AN2)、第1から第4のゲート配線G1〜G4、及びコンタクトCTを有する。
nウェルNWは、半導体基板SUBにn型不純物をイオン注入することにより形成される。pウェルPWは、半導体基板SUBにp型不純物をイオン注入することにより形成される。p型活性領域PAは、pウェルPWが形成された領域である。n型活性領域NAは、nウェルNWが形成された領域である。活性領域Ac上には、絶縁膜を介して第1から第8ゲート配線G1〜G8が配置される。
以下、第1ワード線WL1及び第2ワード線WL2の延在方向をX方向、一対の第1ビット線BT1,BB1及び一対の第2ビット線BT2,BB2の延在方向をY方向とする。
第1メモリセルMC1は、第1p型活性領域AP1,第1n型活性領域AN1、第2n型活性領域AN2、第2p型活性領域AP2を備える。これらの活性領域は、Y方向に延在し、かつX方向に順に並んで配置される。
第2メモリセルMC2は、第3p型活性領域AP3,第3n型活性領域AN3、第4p型活性領域AP4、第4n型活性領域AN4を備える。これらの活性領域は、Y方向に延在する。第3n型活性領域AN3及び第4n型活性領域AN4は、X方向において、第3p型活性領域AP3と第4p型活性領域AP4との間に配置される。第4n型活性領域AN4は、Y方向において、第3n型活性領域AN3の延長線上に配置される。
図5Aに示すように、第1メモリセルMC1は、X方向に延在する第1から第4ゲート配線G1、G2,G3,G4を有する。
第1プルダウントランジスタPD1は、第2ゲート配線G2の一部と、第1p型活性領域AP1の一部から構成される。第1プルアップトランジスタPU1は、第2ゲート配線G2の一部と、第1n型活性領域AN1の一部から構成される。第1パスゲートトランジスタPG1は、第1ゲート配線G1の一部と、第1p型活性領域AP1の一部から構成される。第2プルダウントランジスタPD2は、第3ゲート配線G3の一部と、第2p型活性領域AP2の一部から構成される。第2プルアップトランジスタPU2は、第3ゲート配線G3の一部と、第2n型活性領域AN2の一部から構成される。第2パスゲートトランジスタPG2は、第4ゲート配線G4の一部と、第2p型活性領域AN2の一部から構成される。
図2Aに示される第2記憶ノードN2は、第1金属配線層M1に配置された第2記憶ノード配線N2aで構成される。第2記憶ノード配線N2aは、コンタクトCTを介して、第1パスゲートトランジスタPG1のソースまたはドレインの一方と、第1プルアップトランジスタPU1のドレインと、第2プルアップトランジスタPU2のゲートと、第2プルダウントランジスタPD2のゲートと、電気的に接続される。
図2Aに示される第1記憶ノードN1は、第1金属配線層M1に配置された第1記憶ノード配線N1aで構成される。第1記憶ノード配線N1aは、コンタクトCTを介して、第2パスゲートトランジスタPG2のソースまたはドレインの一方と、第2プルダウントランジスタPD2のドレインと、第1プルアップトランジスタPU1のゲートと、第1プルダウントランジスタPD1のゲートと、電気的に接続される。
図5Bに示すように、第2メモリセルMC2は、X方向に延在する第5から第8ゲート配線G5、G6,G7,G8を有する。
第3プルダウントランジスタPD3は、第6ゲート配線G6の一部と、第1p型活性領域AP1の一部から構成される。第3プルアップトランジスタPU3は、第6ゲート配線G6の一部と、第1n型活性領域AN1の一部から構成される。第3パスゲートトランジスタPG3は、第5ゲート配線G5の一部と、第1p型活性領域AP1の一部から構成される。第4プルダウントランジスタPD4は、第7ゲート配線G7の一部と、第2p型活性領域AP2の一部から構成される。第4プルアップトランジスタPU4は、第7ゲート配線G7の一部と、第2n型活性領域AN2の一部から構成される。第4パスゲートトランジスタPG4は、第8ゲート配線G8の一部と、第2p型活性領域AN2の一部から構成される。
図2Bに示される第4記憶ノードN4は、第1金属配線層に配置された第4記憶ノード配線N4aで構成される。第4記憶ノード配線N4aは、コンタクトCTを介して、第3パスゲートトランジスタPG3のソースまたはドレインの一方と、第3プルアップトランジスタPU3のドレインと、第4プルアップトランジスタPU4のゲートと、第4プルダウントランジスタPD4のゲートと、電気的に接続される。
図2Bに示される第3記憶ノードN3は、第1金属配線層に配置された第3記憶ノード配線N3aで構成される。第3記憶ノード配線N3aは、コンタクトCTを介して、第4パスゲートトランジスタPG4のソースまたはドレインの一方と、第4プルダウントランジスタPD4のドレインと、第3プルアップトランジスタPU3のゲートと、第3プルダウントランジスタPD3のゲートと、電気的に接続される。
図5A及び図5Bに示すように、第1メモリセルMC1のY方向における長さh1よりも、第2メモリセルMC2のY方向における長さh2の方が長い。なお、第1メモリセルMC1の長さh1及び第2メモリセルMC2の長さh2は、複数の第1メモリセルMC1または第2メモリセルMC2が行列状に繰り返し配置された場合に、平面視において線対称又は点対称となる最小単位の領域について、Y方向の長さを指す。
図6に、本実施の形態の第2メモリセルMC2の上層配線の平面レイアウトを示す。図6には、第1金属配線層M1,第1ビアV1、第2金属配線層M2が示されている。
第1金属配線層M1において、第3記憶ノード配線N3a、第4記憶ノード配線N4a、第1層第1配線M1a、第1層第2配線M1b,第1層第3配線M1c、第1層第4配線M1d、第1層第5配線M1e、第1層第6配線M1f、第1層第7配線M1g、第1層第8配線M1hが配置される。
第2金属配線層M2において、X方向に順に、第2層第1配線M2a、第2層第2配線M2b、第2層第3配線M2c、第2層第4配線M2d、第2層第5配線M2e、第2層第6配線M2f、および第2層第7配線M2gが配置される。第2層第1配線M2a、第2層第2配線M2b、第2層第3配線M2c、第2層第4配線M2d、第2層第5配線M2e、第2層第6配線M2f、および第2層第7配線M2gは、いずれも、Y方向に延在する。
第1層第1配線M1aは、コンタクトCTを介して図5Bに示される第3パスゲートトランジスタPG3のゲート(第5ゲート配線G5)と電気的に接続される。また、第1層第1配線M1aは、第1ビアV1を介して第2層第1配線M2aと電気的に接続される。第2層第1配線M2aは、後述する第2ビアを介して、第3層第2配線からなる第2ワード線WL2と電気的に接続される。
第1層第2配線M1bは、コンタクトCTを介して図5Bに示される第3パスゲートトランジスタPG3のソースまたはドレインの他方と電気的に接続される。また、第1層第2配線M1bは、第1ビアV1を介して第2層第3配線M2cと電気的に接続される。第2層第3配線M2cは、第2ビット線BT2を構成する。
第1層第3配線M1cは、コンタクトCTを介して図5Bに示される第3プルダウントランジスタPD3のソースと電気的に接続される。また、第1層第3配線M1cは、第1ビアV1を介して第2層第2配線M2bと電気的に接続される。第2層第2配線M2bは、後述する第2ビア及び第3層第1配線を介して、接地電源VSSに接続され、接地電位VSSpが供給される。
第1層第4配線M1dは、コンタクトCTを介して図5Bに示される第4プルアップトランジスタPU4のソースと電気的に接続される。また、第1層第4配線M1dは、第1ビアV1を介して第2層第4配線M2dと電気的に接続される。第2層第4配線M2dは第1電源VCCに接続され、第1電源電位VCCpが供給される。
第1層第5配線M1eは、コンタクトCTを介して図5Bに示される第3プルアップトランジスタPU3のソースと電気的に接続される。また、第1層第5配線M1eは、第1ビアV1を介して第2層第4配線M2dと電気的に接続される。
第1層第6配線M1fは、コンタクトCTを介して図5Bに示される第4プルダウントランジスタPD4のソースと電気的に接続される。また、第1層第6配線M1fは、第1ビアV1を介して第2層第6配線M2fと電気的に接続される。第2層第6配線M2fは、後述する第2ビア及び第3層第1配線を介して、接地電源VSSに接続され、接地電位VSSpが供給される。
第1層第7配線M1gは、コンタクトCTを介して図5Bに示される第4パスゲートトランジスタPG4のソースまたはドレインの他方と電気的に接続される。また、第1層第7配線M1gは、第1ビアV1を介して第2層第5配線M2eと電気的に接続される。第2層第5配線M2eは、第2ビット線BB2を構成する。
第1層第8配線M1hは、コンタクトCTを介して図5Bに示される第4パスゲートトランジスタPG4のゲート(第8ゲート配線G8)と電気的に接続される。また、第1層第8配線M1hは、第1ビアV1を介して第2層第7配線M2gと電気的に接続される。第2層第7配線M2gは、後述する第2ビアを介して、第3層第2配線からなる第2ワード線WL2と電気的に接続される。
図7に、本実施の形態の第2メモリセルMC2の上層配線の平面レイアウトを示す。図7には、第2金属配線層M2,第2ビアV2、第3金属配線層M3が示されている。
第3金属配線層M3において、Y方向に順に、第3層第1配線M3a、第3層第2配線M3b、第3層第3配線M3cが配置される。第3層第1配線M3a、第3層第2配線M3b、第3層第3配線M3cは、いずれも、X方向に延在する。
第3層第1配線M3aは、第2ビアV2を介して第2層第2配線M2bと電気的に接続される。第3層第1配線M3aは接地電源VSSに接続され、接地電位VSSpが供給される。
第3層第2配線M3bは、第2ビアV2を介して、第2層第1配線M2a及び第2層第7配線M2gと電気的に接続される。第2ワード線WL2は、第3層第2配線M3bで構成される。
第3層第3配線M3cは、第2ビアV2を介して第2層第6配線M2fと電気的に接続される。第3層第3配線M3cは接地電源VSSに接続され、接地電位VSSpが供給される。
本実施の形態において、第2メモリセルMC2を構成するトランジスタのゲート長Ln2は、第3層第2配線M3bの幅Lwlよりも大きい。しかしながら、第2メモリセルMC2を構成するトランジスタのゲート長Lnは、第3層第2配線M3bの幅Lwl以下でもよい。ただし、第3層第2配線M3bの抵抗値を小さくするという観点からは、第2メモリセルMC2を構成するトランジスタのゲート長Ln2は、第3層第2配線M3bの幅Lwlよりも大きいことが望ましい。
図13に、第2メモリ回路301において隣接する第2メモリセルMC2の平面レイアウトの一例を示す。第4パスゲートトランジスタPG4のゲートを構成する第8ゲート配線G8同士は、互いに分離される。これにより、第4パスゲートトランジスタPG4のゲート電極の容量を低減することができ、動作を高速化できる効果がある。特に、第2メモリセルMC2は第1メモリセルMC1よりも動作電圧が高いため、容量を低減する効果が大きい。なお、第4パスゲートトランジスタPG4のゲート電極の容量を低減する効果を得なくてもよい場合には、隣接する第2メモリセルMC2の第4パスゲートトランジスタPG4のゲート電極は、互いに分離されずに一体のゲート配線で形成されてもよい。
本実施の形態の半導体装置によれば、第1メモリ回路201に対してはレギュレータ101を介して第2電源電位VDDpが供給される一方、第2メモリ回路301に対してはレギュレータを介さずに第1電源電位VCCpが供給されるため、第2モード時にデータを第2メモリ回路301に保持したままレギュレータ101の駆動を停止することで、レギュレータ101による消費電力を抑制することができる。
(実施の形態2)
図8Aは、実施の形態2における、第1メモリセルの平面レイアウト図である。図8Bは、実施の形態2における、第2メモリセルの平面レイアウト図である。
実施の形態2においては、図8Aに示すように、第1メモリセルMC1のpチャネル型電界効果トランジスタのゲート長Lp1は、第1メモリセルMC1のnチャネル型電界効果トランジスタのゲート長Ln1と異なる長さである。さらに、図8Bに示すように、第2メモリセルMC2のpチャネル型電界効果トランジスタのゲート長Lp2は、第2メモリセルMC2のnチャネル型電界効果トランジスタのゲート長Ln2と異なる長さである。それ以外の構成は、先の実施の形態1と同じであるため、説明を省略する。
第1メモリセルMC1において、nチャネル型電界効果トランジスタである第1パスゲートトランジスタPG1、第1プルダウントランジスタPD1、第2パスゲートトランジスタPG2、及び第2プルダウントランジスタPD2のゲート長Ln1は、nチャネル型電界効果トランジスタのソースとnチャネル型電界効果トランジスタのドレインとの間の距離である。また、pチャネル型電界効果トランジスタである第1プルアップトランジスタPU1及び第2プルアップトランジスタPU2のゲート長Lp1は、pチャネル型電界効果トランジスタのソースとpチャネル型電界効果トランジスタのドレインとの間の距離であり、ゲート長Ln1と異なる長さである。
第2メモリセルMC2において、nチャネル型電界効果トランジスタである第3パスゲートトランジスタPG3、第3プルダウントランジスタPD3、第4パスゲートトランジスタPG4、第4プルダウントランジスタPD4のゲート長Ln2は、pチャネル型電界効果トランジスタである第3プルアップトランジスタPU3及び第4プルアップトランジスタPU4のゲート長Lp2と異なる長さである。
本実施の形態において、図8A及び図8Bに示すように、ゲート長Ln1よりもゲート長Ln2の方が長く、かつ、ゲート長Lp1よりもゲート長Lp2の方が長いことで、pチャネル型電界効果トランジスタよりもnチャネル型電界効果トランジスタの駆動能力が小さい場合に、nチャネル型電界効果トランジスタのオン電流を大きくすることができる。
(実施の形態3)
本実施の形態では、実施の形態1における第1メモリセルのY方向の長さh1よりも第2メモリセルのY方向の長さh2の方が大きいことを利用して、メモリセルの上層の領域にワード線を増加させる。すなわち、第2メモリセルの行ごとに、複数のワード線を設ける。それ以外の構成は、先の実施の形態1と同じであるため、説明を省略する。
図9に、本実施の形態における第2メモリ回路301のブロック図を示す。本実施の形態においては、メモリセル行MCRごとに、複数の第2ワード線が設けられる。複数の第2ワード線のそれぞれは、メモリセル列毎に対応して設けられる。
メモリセル行MCRは、1行にn個(nは自然数)の第2メモリセルMC2を含む。第2メモリセルMC2は、ワードドライバに近い方から順番に、0列目、m列目(mは1以上n未満の自然数)、n列目という順に配置される。m列目の第2メモリセルMC2をMC2[m]と表記すると、m列目の第2メモリセルMC2[m]にm番目の第2ワード線WL2[m]が接続される。1つのメモリセル行MCRあたり、n本のワード線が、X方向に平行して配置される。
図10は、本実施の形態における第2メモリセルMC2の上層における平面レイアウト図であり、m列目の第2メモリセルMC2[m]について、第1金属配線層M1及び第2金属配線層M2のレイアウトを示した図である。図11は、本実施の形態における第2メモリセルMC2の上層の平面レイアウト図であり、第2金属配線層M2及び第3金属配線層M3のレイアウトを示した図である。
第2金属配線層M2の配線のレイアウトは実施の形態2と同じである。第3金属配線層M3においては、0番目のワード線WL[0]を構成する第3層第4配線M3d、m番目のワード線WL[m]を構成する第3層第5配線M3e、n番目のワード線WL[n]を構成する第3層第6配線M3fが、Y方向に順番に配置される。0番目のワード線WL[0]を構成する第3層第4配線M3d、m番目のワード線WL[m]を構成する第3層第5配線M3e、n番目のワード線WL[n]を構成する第3層第6配線M3fは、Y方向において、第3層第1配線M3aと第3層第3配線M3cとの間に配置される。
第2層第1配線M2aは、第2ビアV2を介して、m番目の第2ワード線WL2[m]を構成する第3層第5配線M3eと電気的に接続される。第2層第7配線M2gは、第2ビアV2を介して、m番目の第2ワード線WL2[m]を構成する第3層第5配線M3eと電気的に接続される。
本実施の形態においては、非選択ビット線による消費電力を低減する効果がある。すなわち、ワード線で選択されており、かつ一対のビット線で選択されていない列の一対のビット線から電荷を引き抜くことを防止でき、消費電力を低減する効果がある。
(実施の形態3の変形例)
本実施の形態においては、メモリセル行MCRに含まれる複数の一対のビット線を短絡して入出力回路IOと接続する構成、及び、制御回路CTRLから入出力回路IOに列選択信号が与えられない構成が、実施の形態3と異なる。それ以外の構成は、先の実施の形態3と同じであるため、省略する。
図12に、本変形例における第2メモリ回路301のブロック図を示す。実施の形態3と異なり、入出力回路IOにおいて列選択回路MUXが存在しない。これに伴い、制御回路CTRLから入出力回路IOに列アドレスCAは伝達されない。
メモリアレイ領域ARYに含まれる各メモリセル列について、第2ビット線BT2どうしは短絡され、かつ、第2ビット線BB2どうしも短絡される。第2ビット線BT2どうしが短絡される箇所及び第2ビット線BB2どうしが短絡される箇所は、いずれも、入出力回路IOとメモリアレイ領域ARYとの間である。すなわち、入出力回路IOから複数のメモリセル列に対して、1対の共通ビット線CBT、CBBを介してデータの入出力が行われる。一対の共通ビット線CBT,CBBは、第2ビット線BT2,BB2と連続して形成される。
本実施の形態においては、行選択及び列選択をワード線で行うことができる。列選択回路MUXが不要になるので、第2メモリ回路301の面積を縮小する効果がある。
(実施の形態4)
図14は、第2メモリ回路301における給電領域とダミートランジスタの配置を示すブロック図である。本実施の形態において、メモリアレイ領域ARYの行方向に隣接して、複数のダミーセルDCが並んで配置されるダミーセル領域DCRが設けられる。それ以外の構成は、先の実施の形態1と同じであるため省略する。
メモリアレイ領域ARYのY方向に隣接して給電領域TAPが配置される。給電領域TAPは、X方向に延在する領域である。給電領域TAPは、nウェルNW及びpウェルPWに所定の電位(例えば接地電位VSSpや第1電源電位VCCp)を供給する。
メモリアレイ領域ARYのX方向に隣接して、ダミーセル領域DCRが配置される。ダミーセル領域DCRには、複数のダミーセルDCがY方向に並んで配置される。各ダミーセルDCは、メモリアレイ領域ARYのメモリセル行MCRごとに配置される。
図15に、ダミーセルDCと第2メモリセルMC2のレイアウト図を示す。ダミーセルDCは、第1ダミートランジスタDT1と第2ダミートランジスタDT2を含む。第1ダミートランジスタDT1のゲートは、第9ゲート配線G9で構成される。第1ダミートランジスタのソース及びドレインは、第5p型活性領域AP5で構成される。第2ダミートランジスタDT2のゲートは、第10ゲート配線G10で構成される。第2ダミートランジスタのソース及びドレインは、第5p型活性領域AP5で構成される。
第9ゲート配線G9は、X方向において、第5ゲート配線G5の延長上に配置される。また、第10ゲート配線G10は、X方向において、第6ゲート配線G6の延長上に配置される。
第1ダミートランジスタDT1及び第2ダミートランジスタDT2のゲート長Ln2は、第3パスゲートトランジスタPG3及び第3プルダウントランジスタPD3のゲート長Ln2と等しい長さである。
第1ダミートランジスタDT1及び第2ダミートランジスタDT2のゲート幅Wn2は、第3パスゲートトランジスタPG3及び第3プルダウントランジスタPD3のゲート幅Wn2と等しい幅である。
ダミーセルDCは、6つのトランジスタを含む第2メモリセルMC2のレイアウトと異なり、2つのトランジスタで構成される。従って、ダミーセルDCの面積は、第2メモリセルMC2の面積よりも小さい。
本実施の形態によれば、ダミーセルDCを構成するトランジスタのゲート配線と第2メモリセルMC2を構成するトランジスタのゲート配線とが対称性を有しているので、製造ばらつきを抑制することができる。さらに、ダミーセルDCの面積が第2メモリセルMC2の面積よりも小さいので、ダミーセル領域DCRに第2メモリセルMC2を配置する場合に比べて、ダミーセル領域DCRの面積を小さくすることができる。
(実施の形態5)
図17に、第2メモリ回路を中間電位として動作させる回路図を示す。本実施の形態において、第2メモリ回路301に対して供給される第1電源VCCと第2メモリ回路301との間に第1nチャネル型電界効果トランジスタNMIS1が設けられ、第2メモリ回路301に対して供給される接地電源VSSと第2メモリ回路301との間に第1pチャネル型電界効果トランジスタPMIS1が設けられる。それ以外の構成は、先の実施の形態1と同じであるため省略する。
第1電源VCCから、第1nチャネル型電界効果トランジスタNMIS1のソース−ドレイン経路を介して、第1nチャネル型電界効果トランジスタNMIS1の閾値Vt3だけ電圧降下した第1中間電位VMD1pが、第2メモリセルMC2に供給される。第1nチャネル型電界効果トランジスタNMIS1のゲート及びソースには、第1電源電位VCCpが供給される。
第2メモリセルMC2に含まれる第1プルアップトランジスタPU1のソース及び第2プルアップトランジスタPU2のソースに、第1中間電位VMD1pが供給される。
接地電位VSSpから、第1pチャネル型電界効果トランジスタPMIS1のソース−ドレイン経路を介して、第1pチャネル型電界効果トランジスタPMIS1の閾値Vt4だけ電位が上昇した第2中間電位VMD2pが、第2メモリセルMC2に供給される。第1pチャネル型電界効果トランジスタPMIS1のゲート及びソースには、接地電位VSSpが供給される。
第2メモリセルMC2の第1プルダウントランジスタPD1のソース及び第2プルダウントランジスタPD2のソースに、第2中間電位VMD2pが供給される。
本実施例において、第1中間電位VMD1p及び第2中間電位VMD2pは、周辺回路領域PERに供給されている。例えば、周辺回路領域PERに含まれ、第2pチャネル型電界効果トランジスタPMIS2と第2nチャネル型電界効果トランジスタNMIS2で構成される第5インバータINV5に、第1中間電位VMD1p及び第2中間電位VMD2pが供給されている。
図18A、18Bは実施形態の効果を説明する図である。図18Aに本実施形態の中間電位を用いない場合の信号波形を示す。図18Bに、第2メモリ回路301の内部信号の波形を示す。図18Bに示すように、本実施の形態においては、第1nチャネル型電界効果トランジスタNMIS1の閾値Vt3、第1pチャネル型電界効果トランジスタPMIS1の閾値Vt4の分だけ電位を変化させることにより、図18Aに示すような信号よりも内部信号の振幅を小さくして消費電力を低減する効果がある。
なお、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更され得る。
1 半導体装置
101 レギュレータ
102 レベルシフタ
2 コア領域
201 第1メモリ回路
202 レジスタ
203 フラッシュメモリ
204 ロジック回路
3 高耐圧領域
301 第2メモリ回路
302 システムコントローラ
MC1 第1メモリセル
MC2 第2メモリセル
WL1 第1ワード線
WL2、WL2[0],WL2[1]、WL2[m]、WL2[n] 第2ワード線
BT,BT ビット線
BT1,BB1 第1ビット線
BT2,BB2 第2ビット線
PU1 第1プルアップトランジスタ
PU2 第2プルアップトランジスタ
PD1 第1プルダウントランジスタ
PD2 第2プルダウントランジスタ
PG1 第1パスゲートトランジスタ
PG2 第2パスゲートトランジスタ
N1 第1記憶ノード
N2 第2記憶ノード
N3 第3記憶ノード
N4 第4記憶ノード
INV1 第1インバータ
INV2 第2インバータ
INV3 第3インバータ
INV4 第4インバータ
INV5 第5インバータ
MC1 第1メモリセル
MC2 第2メモリセル
VCC 第1電源
VCCp 第1電源電位
VDDp 第2電源電位
VSS 接地電源
VSSp 接地電位
POLY ポリシリコン
Ac 活性領域
AP1,AP2,AP3,AP4 p型活性領域
AN1,AN2,AN3,AN4 n型活性領域
NW nウェル
PW pウェル
CT コンタクト
V1 第1ビア
V2 第2ビア
M1 第1金属配線層
M2 第2金属配線層
M3 第3金属配線層
G1,G2,G3,G4,G5,G6,G7,G8,G9,G10 第1〜第10ゲート配線
M1a 第1層第1配線
M1b 第1層第2配線
M1c 第1層第3配線
M1d 第1層第4配線
M1e 第1層第5配線
M1f 第1層第6配線
M1g 第1層第7配線
M1h 第1層第8配線
M2a 第2層第1配線
M2b 第2層第1配線
M2c 第2層第2配線
M2d 第2層第3配線
M2e 第2層第4配線
M2f 第2層第5配線
M2g 第2層第6配線
M3a 第3層第1配線
M3b 第3層第1配線
M3c 第3層第2配線
M3d 第3層第3配線
M3e 第3層第4配線
ARY メモリアレイ領域
PER 周辺回路
CTRL 制御回路
WLD ワード線ドライバ
IO 入出力回路
MUX 列選択回路
WA ライトアンプ
SA センスアンプ
CTW,CBW 共通書込みビット線
CTR,CBR 共通読み出しビット線
MCR メモリセル行
DCR ダミーセル領域
DT1 第1ダミートランジスタ
DT2 第2ダミートランジスタ
SUB 半導体基板
TAP 給電領域
GE1、GE2 ゲート電極
SW1、SW2 サイドウォール
IF1、IF2 ゲート絶縁膜
EX1、EX3 低濃度不純物領域
EX2、EX4 高濃度不純物領域
STI1、STI2 素子分離領域
PMIS1 第1pチャネル型電界効果トランジスタ
PMIS2 第2pチャネル型電界効果トランジスタ
NMIS1 第1nチャネル型電界効果トランジスタ
NMIS2 第2nチャネル型電界効果トランジスタ
MIS1 第1電界効果トランジスタ
MIS2 第2電界効果トランジスタ
Ln1 nチャネル型電界効果トランジスタのゲート長
Lp1 pチャネル型電界効果トランジスタのゲート長

Claims (19)

  1. 第1電界効果トランジスタからなるスタティック型の第1メモリセルと、
    第2電界効果トランジスタからなるスタティック型の第2メモリセルと、
    前記第1メモリセルを含む第1メモリ回路と、
    前記第2メモリセルを含む第2メモリ回路と、
    第1電源電位を前記第1電源電位の電圧値よりも低い電圧値の第2電源電位に変換するレギュレータと、
    を有し、
    前記第2電界効果トランジスタの第2ゲート長は、前記第1電界効果トランジスタの第1ゲート長よりも長く、
    前記第1メモリ回路には、前記レギュレータを介して前記第2電源電位が供給され、
    前記第2メモリ回路には、前記第1電源電位が供給される、半導体装置。
  2. 前記第1メモリセルは、第1ワード線及び一対の第1ビット線と電気的に接続され、
    前記第2メモリセルは、第2ワード線及び一対の第2ビット線と電気的に接続され、
    前記第1メモリセルは、
    第1プルアップトランジスタ及び第1プルダウントランジスタからなる第1インバータと、
    第2プルアップトランジスタ及び第2プルダウントランジスタからなる第2インバータと、
    前記第1インバータの入力部と前記一対の第1ビット線の一方のビット線との間に接続される第1パスゲートトランジスタと、
    前記第2インバータの出力部と前記一対の第1ビット線の他方のビット線との間に接続される第2パスゲートトランジスタと、
    を備え、
    前記第2メモリセルは、
    第3プルアップトランジスタ及び第3プルダウントランジスタからなる第3インバータと、
    第4プルアップトランジスタ及び第4プルダウントランジスタからなる第4インバータと、
    前記第3インバータの出力部と前記一対の第2ビット線の一方のビット線との間に接続される第3パスゲートトランジスタと、
    前記第2インバータの出力部と前記一対の第2ビット線の他方のビット線との間に接続される第4パスゲートトランジスタと、
    を備え、
    前記第1インバータ及び前記第2インバータのそれぞれに、前記第2電源電位及び第3電源電位が供給され、
    前記第3インバータ及び前記第4インバータのそれぞれに、前記第1電源電位及び前記第3電源電位が供給され、
    前記第3電源電位は、前記第2電源電位より低い電圧であり、
    平面視において前記第2メモリセルと重なるように配置された前記第2ワード線の幅よりも前記第2ゲート長の方が大きい、請求項1記載の半導体装置。
  3. 前記半導体装置は、第1モードと、前記第1モードと異なる第2モードとを有し、
    前記第1モードにおいて、前記第1メモリセルに前記レギュレータを介して前記第2電源電位が供給され、
    前記第2モードにおいて、前記レギュレータの電源が遮断される、請求項1記載の半導体装置。
  4. 前記第2メモリ回路の記憶容量は前記第1メモリ回路の記憶容量よりも小さい、請求項1記載の半導体装置。
  5. 前記第2メモリ回路は、
    複数の前記第2メモリセルが行列状に配置されたメモリアレイ領域と、
    平面視において、前記メモリアレイ領域の行方向に、前記メモリアレイ領域と隣接して配置されるダミーセル領域と、
    平面視において、前記メモリアレイ領域の列方向に、前記メモリアレイ領域と隣接して配置される給電領域と、
    をさらに備え、
    前記ダミーセル領域は、ゲート長が前記第2ゲート長である複数のダミートランジスタを含み、
    前記複数のダミートランジスタは、前記メモリアレイ領域に含まれる複数の前記第2メモリセルのパスゲートトランジスタのゲート電極およびプルダウントランジスタのゲート電極ごとに隣接して配置される、請求項2記載の半導体装置。
  6. 前記第1電界効果トランジスタの閾値よりも前記第2電界効果トランジスタの閾値の方が高い、請求項1記載の半導体装置。
  7. 前記第2メモリ回路は、前記第2メモリセルと行方向に隣接して配置された第3メモリセルをさらに備え、
    前記第3メモリセルに、前記第2ワード線と異なる第2の第3ワード線及び、前記一対の第2ビット線と異なる一対の第3ビット線が接続され、
    前記一対の第2ビット線と、前記第3メモリセルに接続された一対の第3ビット線は、一対の共通ビット線を介して互いに電気的に接続される、請求項2記載の半導体装置。
  8. 前記第1ゲート長は、前記第1電界効果トランジスタのソース領域とドレイン領域との間の距離であり、
    前記第2ゲート長は、前記第2電界効果トランジスタのソース領域とドレイン領域との間の距離である、請求項1記載の半導体装置。
  9. 前記第1モードは、前記第1メモリセルに対するデータの読み出し又は書き込みが行われる通常動作モードであり、
    前記第2モードは、前記第1メモリセルに対するデータの読み出し及び書き込みがいずれも行われないスタンバイモードである、請求項3記載の半導体装置。
  10. 第1電界効果トランジスタを含むスタティック型の第1メモリセルと、
    第2電界効果トランジスタを含むスタティック型の第2メモリセルと、
    前記第1メモリセルからなる第1メモリ回路と、
    前記第2メモリセルからなる第2メモリ回路と、
    第1電源電位を前記第1電源電位の電圧値よりも低い電圧値の第2電源電位に変換するレギュレータと、
    を有し、
    前記第2電界効果トランジスタの第2ゲート絶縁膜の厚さは、前記第1電界効果トランジスタの第1ゲート絶縁膜の厚さよりも厚く、
    第1モードにおいて、前記第1メモリセルには、前記レギュレータを介して前記第2電源電位が供給され、
    第2モードにおいて、前記第2メモリセルには、前記第1電源電位が供給され、
    前記第1モードでは、前記第1メモリ回路に前記レギュレータを介して前記第2電源電位が供給され、
    前記第2モードでは、前記レギュレータに供給されていた前記第1電源電位が遮断される、半導体装置。
  11. 前記第1メモリセルは、第1ワード線及び一対の第1ビット線と電気的に接続され、
    前記第2メモリセルは、第2ワード線及び一対の第2ビット線と電気的に接続され、
    前記第1メモリセルは、
    第1プルアップトランジスタ及び第1プルダウントランジスタからなる第1インバータと、
    第2プルアップトランジスタ及び第2プルダウントランジスタからなる第2インバータと、
    前記第1インバータの入力部と前記一対の第1ビット線の一方のビット線との間に接続される第1パスゲートトランジスタと、
    前記第2インバータの出力部と前記一対の第1ビット線の他方のビット線との間に接続される第2パスゲートトランジスタと、
    を備え、
    前記第2メモリセルは、
    第3プルアップトランジスタ及び第3プルダウントランジスタからなる第3インバータと、
    第4プルアップトランジスタ及び第4プルダウントランジスタからなる第4インバータと、
    前記第3インバータの出力部と前記一対の第2ビット線の一方のビット線との間に接続される第3パスゲートトランジスタと、
    前記第2インバータの出力部と前記一対の第2ビット線の他方のビット線との間に接続される第4パスゲートトランジスタと、
    を備え、
    前記第1インバータ及び前記第2インバータのそれぞれに、前記第2電源電位及び、前記第2電源電位より低い第3電源電位が供給され、
    前記第3インバータ及び前記第4インバータのそれぞれに、前記第1電源電位及び、前記第3電源電位が供給される、請求項10記載の半導体装置。
  12. 前記第1モードは、前記第1メモリ回路において読み出しまたは書き込みが行われる通常動作モードであり、
    前記第2モードは、前記第1メモリ回路において読み出し及び書き込みがいずれも行われないスタンバイモードである、請求項10記載の半導体装置。
  13. 前記第2メモリ回路の記憶容量は前記第1メモリ回路の記憶容量よりも小さい、請求項10記載の半導体装置。
  14. 前記第2メモリ回路は、
    複数の前記第2メモリセルが行列状に配置されたメモリアレイ領域と、
    平面視において、前記メモリアレイ領域の行方向に、前記メモリアレイ領域と隣接して配置されるダミーセル領域と、
    平面視において、前記メモリアレイ領域の列方向に、前記メモリアレイ領域と隣接して配置される電源領域と、
    をさらに備え、
    前記ダミーセル領域は、ゲート長が第2ゲート長である複数のダミートランジスタを含み、
    前記複数のダミートランジスタは、前記メモリアレイ領域に含まれる複数の前記第2メモリセルのパスゲートトランジスタのゲート電極およびプルダウントランジスタのゲート電極ごとに隣接して配置される、請求項10記載の半導体装置。
  15. 前記第1電界効果トランジスタの閾値よりも前記第2電界効果トランジスタの閾値の方が高い、請求項10記載の半導体装置。
  16. 前記第2メモリ回路は、前記第2メモリセルと行方向に隣接して配置された第3メモリセルをさらに備え、
    前記第3メモリセルに、前記第2ワード線と異なる第3ワード線及び、前記一対の第2ビット線と異なる一対の第3ビット線が接続され、
    前記一対の第2ビット線と、前記第3メモリセルに接続された一対の第3ビット線は、一対の共通ビット線を介して互いに電気的に接続される、請求項11記載の半導体装置。
  17. 前記第1モードにおいて、前記第1メモリセルに対するデータの読み出し又は書き込みが行われ、
    前記第2モードにおいては、前記第1メモリセルに対するデータの読み出し及び書き込みがいずれも行われない、請求項12記載の半導体装置。
  18. (a)第1電源電圧をレギュレータ及び第2メモリセルに、前記レギュレータを介して前記第1電源電圧よりも低い電圧値に変換された第2電源電圧を第1メモリセルに、それぞれ供給し、前記第1メモリセルに格納されたデータを前記第2メモリセルに移動させる工程と、
    (b)前記(a)工程の後、前記レギュレータに供給されていた前記第1電源電圧を遮断する一方、前記第2メモリセルには前記第1電源電圧を供給し続ける工程と、
    を含むデータ保持方法。
  19. 前記(b)工程では、前記第2メモリセルからなるメモリ回路に含まれる周辺回路に供給されていた前記第1電源電圧を遮断する、請求項18記載のデータ保持方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019125461A1 (de) 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterstruktur, vorrichtung und verfahren
US10977417B2 (en) * 2018-09-28 2021-04-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure, device, and method

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003132683A (ja) * 2001-10-23 2003-05-09 Hitachi Ltd 半導体装置
JP2003188351A (ja) * 2001-12-17 2003-07-04 Hitachi Ltd 半導体集積回路
JP2006039788A (ja) * 2004-07-26 2006-02-09 Renesas Technology Corp 半導体集積回路装置
JP2014016782A (ja) * 2012-07-09 2014-01-30 Toshiba Corp 情報処理装置およびプログラム
JP2014157643A (ja) * 2013-02-15 2014-08-28 Fujitsu Semiconductor Ltd 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003168735A (ja) * 2001-11-30 2003-06-13 Hitachi Ltd 半導体集積回路装置
GB2472051B (en) * 2009-07-22 2012-10-10 Wolfson Microelectronics Plc Power management apparatus and methods
JP6383041B2 (ja) 2017-04-06 2018-08-29 ルネサスエレクトロニクス株式会社 半導体装置
US10754414B2 (en) * 2017-09-12 2020-08-25 Ambiq Micro, Inc. Very low power microcontroller system

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003132683A (ja) * 2001-10-23 2003-05-09 Hitachi Ltd 半導体装置
JP2003188351A (ja) * 2001-12-17 2003-07-04 Hitachi Ltd 半導体集積回路
JP2006039788A (ja) * 2004-07-26 2006-02-09 Renesas Technology Corp 半導体集積回路装置
JP2014016782A (ja) * 2012-07-09 2014-01-30 Toshiba Corp 情報処理装置およびプログラム
JP2014157643A (ja) * 2013-02-15 2014-08-28 Fujitsu Semiconductor Ltd 半導体装置

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