JP2014157643A - 半導体装置 - Google Patents

Abstract

【課題】複数の記憶素子を有する半導体装置であって、記憶素子へのデータのアクセスは行われずデータを保持状態に維持するスタンバイモードにおける消費電力の低減が図れる半導体装置を提供すること。
【解決手段】半導体装置１０は、外部電源ＶＤＤとＧＮＤとの間にレギュレータ回路１１のｐＭＯＳトランジスタＭ１１，Ｍ１２を介して接続されたメモリ１２，１３を有する。半導体装置１０は、メモリ１２のＧＮＤ側のノードＮ４をメモリ１３の外部電源ＶＤＤ側のノードＮ５に接続するスイッチ１４を有する。半導体装置１０は、メモリ１２，１３が入力データを保持するスタンバイモードの場合に、メモリ１２の外部電源ＶＤＤ側のノードＮ３にｐＭＯＳトランジスタＭ１１を介して外部電源ＶＤＤを接続し、メモリ１２にスイッチ１４を介してメモリ１３を接続する。メモリ１２，１３は、外部電源ＶＤＤとＧＮＤとの間に直列に接続される。
【選択図】図４

Description

本願に開示の技術は、半導体装置に関するものである。

従来、記憶素子、例えばランダムアクセスメモリ（ＲＡＭ：Random Access Memory）に駆動電圧を供給するために、内部に電源回路としてレギュレータを有する半導体装置がある（例えば、特許文献１など）。特許文献１に開示される半導体装置のレギュレータは、記憶素子にデータを書き込むアクティブモードと、記憶素子に記憶されたデータを保持するスタンバイモードとの２つの動作モードに応じた駆動電圧を供給する。例えば、この種のレギュレータは、外部電源と記憶素子との間に接続されるＭＯＳトランジスタを備え、当該ＭＯＳトランジスタのゲート端子に供給するゲート電圧を制御して記憶素子に対して各モードに応じて必要な駆動電圧を生成し供給する。

特開２００３−２９８５４号公報

近年、上記したような半導体装置では、スタンバイモード時に、リーク電流の低減を図るため記憶素子を駆動する駆動電圧の低電圧化が図られている。この駆動電圧は、レギュレータから出力される、いわゆる内部降圧電圧であり、スタンバイモード時に電圧値を低電圧化して供給する。しかしながら、この場合でも、レギュレータは低電圧化された内部降圧電圧を出力するために動作を継続する必要がある。スタンバイモード時においてもレギュレータの動作により電流消費が継続していた。また、スタンバイモード時においても各記憶素子に対して駆動電圧が供給される結果、各記憶素子に流れる電流が記憶素子の数だけ合算された電流が消費電流として流れてしまうことは避けられなかった。いずれの場合も電流消費となってしまい、スタンバイモード時において更なる消費電流の低減が望まれていた。

本願に開示される技術は、上記の課題に鑑み提案されたものであって、複数の記憶素子を有する半導体装置であって、記憶素子へのデータのアクセスは行われずデータを保持状態に維持するスタンバイモードにおける消費電力の低減が図れる半導体装置を提供することを目的とする。

本願に開示される技術に係る半導体装置は、データを保持する複数の記憶素子と、複数の記憶素子の各々に第１の電源を接続する複数の電源トランジスタと、複数の記憶素子に保持されているデータへのアクセスが行われるアクティブモードと、複数の記憶素子に保持されているデータへのアクセスは行われずデータを保持するスタンバイモードと、の各モードの切り替えを示す切替信号に応じて電源トランジスタを制御し、アクティブモードの場合には複数の記憶素子の各々を第１の電源に対して並列に接続し、スタンバイモードの場合には複数の記憶素子のうち第１記憶素子を第１の電源に接続し複数の記憶素子のうち他の記憶素子を第１の電源から切断する制御を行う電源制御回路と、スタンバイモードの場合に、複数の記憶素子の各々の間を接続して、第１記憶素子と他の記憶素子とを、第１の電源と第１の電源より電位が低い第２の電源との間に直列に接続する切替スイッチと、を備える。

本願に開示される技術に係る半導体装置によれば、記憶素子へのデータのアクセスは行われずデータを保持状態に維持するスタンバイモードにおける消費電力の低減を図ることができる。

実施形態の半導体装置の回路図。 レギュレータ制御回路の回路図。 アクティブモードの状態を説明するための回路図。 スタンバイモードの状態を説明するための回路図。 ストップ信号と各ノードにおける電圧値との関係を示すグラフ。 第１の別例の半導体装置の回路図。 第２の別例の半導体装置の回路図。 メモリ回路とラッチ回路との構成を示すブロック図。 入力ラッチ回路を説明するための回路図。 出力ラッチ回路を説明するための回路図。 半導体装置のメモリのたて構造を説明するための断面図。 比較例の半導体装置の回路図。

図１を参照し、本実施形態に係る半導体装置１０の構成について説明する。
図１に示す半導体装置１０は、レギュレータ回路１１と、２つのメモリ１２，１３と、スイッチ１４とを有している。半導体装置１０は、例えば複数の回路ブロックを有し、回路ブロック単位で電源供給を制御することが可能な半導体集積回路である。半導体装置１０の図１に示す回路では、外部との間でデータ信号の入出力が行われるメモリ１２，１３が回路ブロックとして備えられている。

レギュレータ回路１１は、ｐＭＯＳトランジスタＭ１１，Ｍ１２と、レギュレータ制御回路２３とを有している。レギュレータ回路１１は、外部電源ＶＤＤから内部のメモリ１２，１３で使用する駆動電圧Ｖ１，Ｖ２を生成する電源回路である。ｐＭＯＳトランジスタＭ１１，Ｍ１２は、例えば、同一の電流能力を有している。ｐＭＯＳトランジスタＭ１１，Ｍ１２は、各々のソース端子が外部電源ＶＤＤに接続されている。ｐＭＯＳトランジスタＭ１１は、ゲート端子にレギュレータ制御回路２３のゲート電圧ＶＧ１が入力され（ノードＮ１）、ドレイン端子がメモリ１２に接続されている（ノードＮ３）。また、ｐＭＯＳトランジスタＭ１２は、ゲート端子にレギュレータ制御回路２３のゲート電圧ＶＧ２が入力され（ノードＮ２）、ドレイン端子がメモリ１３に接続されている（ノードＮ５）。

レギュレータ回路１１は、ゲート電圧ＶＧ１によりｐＭＯＳトランジスタＭ１１のソース・ドレイン端子間の電圧を制御しメモリ１２に供給される駆動電圧Ｖ１を供給する。また、レギュレータ回路１１は、ゲート電圧ＶＧ２によりｐＭＯＳトランジスタＭ１２のソース・ドレイン端子間の電圧を制御しメモリ１３に供給される駆動電圧Ｖ２を供給する。レギュレータ回路１１は、半導体装置１０が有する制御部（図示略）からレギュレータ制御回路２３に入力されるストップ信号ＳＴに応じてアクティブモードと、アクティブモードに比べて低消費電力のスタンバイモードとの２つのモードとの間で供給する駆動電圧Ｖ１，Ｖ２の電圧値を切り替えて動作する。ストップ信号ＳＴがＬｏレベルの時にはアクティブモードが指示され、Ｈｉレベルの時にはスタンバイモードが指示される。アクティブモードの場合には、半導体装置１０は、例えば、メモリ１２，１３へのデータの書き込みや読み出しといったデータのアクセスが実行される。また、スタンバイモードの場合には、半導体装置１０は、メモリ１２，１３に保持されているデータへのアクセスは行われず該データが保持状態に維持される。スタンバイモードにおける駆動電圧Ｖ１，Ｖ２の電圧レベルは、例えば、メモリ１２，１３においてデータが消失しない程度の電圧レベルであり、書き込みが実行されるアクティブモードの駆動電圧Ｖ１，Ｖ２に比べて低電圧が設定されている。レギュレータ回路１１は、各モードに応じてｐＭＯＳトランジスタＭ１１，Ｍ１２を制御し駆動電圧Ｖ１，Ｖ２を供給する。なお、各モードにおける半導体装置１０の動作の詳細については後述する。

メモリ１２，１３は、例えばランダムアクセスメモリ（ＲＡＭ）であり、同一容量あるいは同等のリーク電流となる能力を有している。メモリ１２は、キャパシタＣ１が並列に接続されている。キャパシタＣ１は、一方の端子がメモリ１２の外部電源ＶＤＤ側のノードＮ３に、他方の端子がメモリ１２のグランド（以下、ＧＮＤと表記する）側のノードＮ４に接続されている。これにより、メモリ１２は、駆動電圧Ｖ１を切り替える際の電圧の一次的な変化が低減され、データの保持の信頼性が向上される。同様に、メモリ１３は、キャパシタＣ２が並列に接続されている。また、レギュレータ制御回路２３は、ノードＮ３に接続されており、メモリ１２に供給される駆動電圧Ｖ１がフィードバックされる。

メモリ１２，１３の間には、スイッチ１４が接続されている。スイッチ１４は、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとを並列接続したトランスファーゲートＴＧ１とインバータ３１とを有している。トランスファーゲートＴＧ１は、ストップ信号ＳＴとストップ信号ＳＴがインバータ３１で反転された信号とが入力されスイッチング動作を行う。ストップ信号ＳＴがトランスファーゲートＴＧ１を構成するｎＭＯＳトランジスタのゲート端子に入力され、ストップ信号ＳＴの反転信号がトランスファーゲートＴＧ１を構成するｐＭＯＳトランジスタのゲート端子に入力される。従って、スイッチ１４は、レギュレータ回路１１の各モードに連動してスイッチング動作を行う。

トランスファーゲートＴＧ１は、入力端子がノードＮ４に接続され、出力端子がノードＮ５に接続されている。また、ノードＮ４とＧＮＤとの間には、ｎＭＯＳトランジスタＭ２１が接続されている。ｎＭＯＳトランジスタＭ２１のゲート端子には、ストップ信号ＳＴがインバータ３１で反転された信号が入力される。メモリ１２，１３は、ストップ信号ＳＴがＬｏレベルとなりアクティブモードが指示されることに応じて、トランスファーゲートＴＧ１がオフ状態となりｎＭＯＳトランジスタＭ２１がオン状態になる。また、ストップ信号ＳＴがＨｉレベルとなりスタンバイモードが指示されることに応じて、トランスファーゲートＴＧ１がオン状態となりｎＭＯＳトランジスタＭ２１がオフ状態となる。これにより、メモリ１２，１３は、アクティブモードの場合に外部電源ＶＤＤとＧＮＤとの間に並列に接続され、スタンバイモードの場合に外部電源ＶＤＤとＧＮＤとの間に直列に接続される。

次に、図２を参照し、レギュレータ制御回路２３の構成について説明する。
図２に示すように、レギュレータ制御回路２３は、基準電圧発生回路４１と、オペアンプ４２と、２つのトランスファーゲートＴＧ２，ＴＧ３とを有している。基準電圧発生回路４１は、オペアンプ４２の反転入力端子に接続されている。また、オペアンプ４２の非反転入力端子には、ノードＮ３（図１参照）の駆動電圧Ｖ１が抵抗素子Ｒ１、Ｒ２で按分された電圧が入力される。基準電圧発生回路４１は、ストップ信号ＳＴに応じて駆動あるいは停止する。基準電圧発生回路４１は、例えば、ストップ信号ＳＴがＬｏレベルの場合（アクティブモード）には、オペアンプ４２に基準電圧を供給する。この基準電圧は、アクティブモード時の駆動電圧Ｖ１，Ｖ２の電圧に対応する。また、基準電圧発生回路４１は、ストップ信号ＳＴがＨｉレベルの場合には、オペアンプ４２に対する基準電圧の供給を停止する。

オペアンプ４２の出力端子は、トランスファーゲートＴＧ２，ＴＧ３の各々の入力端子に接続されている。トランスファーゲートＴＧ２は、ストップ信号ＳＴとストップ信号ＳＴがインバータ４３で反転された信号とが入力されスイッチング動作を行う。同様に、トランスファーゲートＴＧ３は、ストップ信号ＳＴとストップ信号ＳＴがインバータ４３で反転された信号とが入力されスイッチング動作を行う。ここで、トランスファーゲートＴＧ２，ＴＧ３において、ストップ信号ＳＴはｐＭＯＳトランジスタのゲート端子に入力され、ストップ信号ＳＴの反転信号はｎＭＯＳトランジスタのゲート端子に入力される。従って、トランスファーゲートＴＧ２，ＴＧ３は、レギュレータ回路１１の各モードに連動してスイッチング動作を行う。

トランスファーゲートＴＧ２の出力端子は、ノードＮ１（図１参照）に接続されている。また、トランスファーゲートＴＧ２の出力端子とＧＮＤとの間には、ｎＭＯＳトランジスタＭ２２が接続されている。ｎＭＯＳトランジスタＭ２２は、ソース端子がトランスファーゲートＴＧ２の出力端子（ノードＮ１）に接続され、ドレイン端子がＧＮＤに接続されている。ｎＭＯＳトランジスタＭ２２のゲート端子には、ストップ信号ＳＴが入力される。

また、トランスファーゲートＴＧ３の出力端子は、ノードＮ２（図１参照）に接続されている。トランスファーゲートＴＧ３の出力端子と外部電源ＶＤＤとの間には、ｐＭＯＳトランジスタＭ１３が接続されている。ｐＭＯＳトランジスタＭ１３は、ソース端子が外部電源ＶＤＤに接続され、ドレイン端子がトランスファーゲートＴＧ３の出力端子（ノードＮ２）に接続されている。ｐＭＯＳトランジスタＭ１３のゲート端子には、ストップ信号ＳＴがインバータ４３で反転された信号が入力される。

次に、図３〜図５を参照し、半導体装置１０のアクティブモード及びスタンバイモードにおける動作について説明する。なお、図３及び図４において符号に添えてかっこ書きで示す文字は、各ノード等における電圧値あるいはレベルを示している。

まず、アクティブモードの場合には、図３に示すように、レギュレータ制御回路２３は、Ｌｏレベルのストップ信号ＳＴが入力される。レギュレータ制御回路２３は、図２に示すトランスファーゲートＴＧ２，ＴＧ３がともにオン状態となる。また、ｐＭＯＳトランジスタＭ１３は、Ｌｏレベルのストップ信号ＳＴがインバータ４３で反転された信号がゲート端子に入力されオフ状態となる。また、ｎＭＯＳトランジスタＭ２２は、Ｌｏレベルのストップ信号ＳＴがゲート端子に入力されオフ状態となる。レギュレータ制御回路２３は、ノードＮ１，Ｎ２に対してゲート電圧ＶＧ１，ＶＧ２を供給し、ノードＮ３，Ｎ５の駆動電圧Ｖ１，Ｖ２を、共に基準電圧発生回路４１から出力される基準電圧に基づいて制御する。図３の一点鎖線で示すように、ｐＭＯＳトランジスタＭ１１，Ｍ１２は、ともに導通制御され、メモリ１２，１３の各々に駆動電圧Ｖ１，Ｖ２を供給する。また、半導体装置１０は、スイッチ１４のトランスファーゲートＴＧ１がオフ状態、ｎＭＯＳトランジスタＭ２１がオン状態とされ、メモリ１２，１３が外部電源ＶＤＤとＧＮＤとの間に並列に接続される。

図５は、ストップ信号ＳＴと各ノードＮ１〜Ｎ５における電圧値との関係を示すグラフである。ここで、基準電圧発生回路４１（図２参照）から出力される基準電圧を例えば、１．２〜１．３Ｖとする。メモリ１２に供給される駆動電圧Ｖ１は、例えば、約１．８Ｖである。この場合、ｐＭＯＳトランジスタＭ１１のゲート端子には約２．４Ｖのゲート電圧ＶＧ１が印加される。同様に、メモリ１３に供給される駆動電圧Ｖ２は約１．８Ｖである。また、ｐＭＯＳトランジスタＭ１２のゲート端子には約２．４Ｖのゲート電圧ＶＧ２が印加される。

次に、スタンバイモードの場合には、レギュレータ制御回路２３は、Ｈｉレベルのストップ信号ＳＴが入力される。レギュレータ制御回路２３において、トランスファーゲートＴＧ２，ＴＧ３はともにオフ状態となる。また、ｐＭＯＳトランジスタＭ１３は、Ｈｉレベルのストップ信号ＳＴがインバータ４３で反転された信号がゲート端子に入力されオン状態とされる。また、ｎＭＯＳトランジスタＭ２２は、Ｈｉレベルのストップ信号ＳＴがゲート端子に入力されオン状態とされる。レギュレータ制御回路２３では、ノードＮ１がＧＮＤレベルとされ、ノードＮ２に対して外部電源ＶＤＤを供給する。図４に示す半導体装置１０は、ｐＭＯＳトランジスタＭ１１はオン状態、ｐＭＯＳトランジスタＭ１２はオフ状態とされる。

また、スタンバイモードの場合には、半導体装置１０は、スイッチ１４のトランスファーゲートＴＧ１がオン状態、ｎＭＯＳトランジスタＭ２１がオフ状態とされ、メモリ１２，１３が外部電源ＶＤＤとＧＮＤとの間に直列に接続されことによって、図４の一点鎖線で示す出力電流が流れる。メモリ１３には、外部電源ＶＤＤからメモリ１２の電源間電圧だけ降圧された電圧が供給される。メモリ１２，１３は、互いに同程度の機能を有しており、外部電源ＶＤＤの電圧が２つのメモリ１２，１３においてほぼ均等に分圧される。例えば図５に示すように、スタンバイモードでは、メモリ１２，１３の駆動電圧Ｖ１，Ｖ２は、ともに外部電源ＶＤＤ（３．３Ｖ）の約半分の１．６５Ｖとなる。なお、スタンバイモードの場合には、ｐＭＯＳトランジスタＭ１１は、ゲート端子に外部電源ＶＤＤが供給されて導通状態とされており、ソース・ドレイン端子間における降圧は十分に小さいものとされる。

ここで、本実施形態の半導体装置１０のスタンバイモードにおける消費電力について、図１２に示す比較例と対比させて説明する。図１２に示す比較例の半導体装置１００は、本実施形態におけるスイッチ１４を有しておらず、外部電源ＶＤＤとＧＮＤとの間にメモリ１２０，１３０が並列に接続されている。半導体装置１００は、スタンバイモードにおいてメモリ１２０，１３０に記憶されたデータを保持しつつレギュレータ回路１１０による降圧が実行される。

例えば、レギュレータ回路１１０は、スタンバイモードの場合には、本実施形態のレギュレータ回路１１と同様にメモリ１２０，１３０の駆動電圧Ｖ１，Ｖ２を、基準電圧を降圧して制御する。しかしながら、この場合でも、レギュレータ回路１１０は、降圧制御された駆動電圧Ｖ１，Ｖ２、いわゆる内部降圧電圧をメモリ１２０，１３０に出力するために動作を継続する必要がある。このため、スタンバイモード時においてもレギュレータ回路１１０の動作により電流消費が継続する。

これに対し、本実施形態の半導体装置１０は、スタンバイモードにおいて、レギュレータ回路１１の一部であるｐＭＯＳトランジスタＭ１１を導通させ、ｐＭＯＳトランジスタＭ１２を遮断させる制御を実行する。これにより、半導体装置１０は、スタンバイモード時にレギュレータ回路１１が降圧制御の動作を継続する必要がなく消費電流の低減を図ることができる。

また、図１２に示す半導体装置１００では、スタンバイモード時においても並列に接続されたメモリ１２０，１３０の各々に対して駆動電圧Ｖ１，Ｖ２が供給される結果、各メモリ１２０，１３０に流れるスタンバイ電流がメモリ数だけ合算され消費電流として流れてしまう。これに対し、本実施形態の半導体装置１０は、スタンバイモードにおいてメモリ１２，１３が直列に接続されることによって、メモリ１２，１３の各々で流れるスタンバイ電流は、１つの経路を経て外部電源ＶＤＤからＧＮＤに流れ、スタンバイ電流の電流経路を１本に減らすことができる。これにより、消費電流を低減することができる。従って、このことからもスタンバイモードにおける消費電力の低減を図ることができる。

以上、記述したように、本実施形態によれば、以下の効果を奏する。
（１）半導体装置１０は、外部電源ＶＤＤとＧＮＤとの間に、レギュレータ回路１１のｐＭＯＳトランジスタＭ１１，Ｍ１２を介して接続されたメモリ１２，１３を有する。また、半導体装置１０は、メモリ１２のＧＮＤ側のノードＮ４をメモリ１３の外部電源ＶＤＤ側のノードＮ５に接続するスイッチ１４及びｎＭＯＳトランジスタＭ２１を有する。半導体装置１０は、メモリ１２，１３がスタンバイモードの場合に、メモリ１２の外部電源ＶＤＤ側のノードＮ３にｐＭＯＳトランジスタＭ１１を介して外部電源ＶＤＤを接続し、メモリ１２のＧＮＤ側のノードＮ４にスイッチ１４を介してメモリ１３の外部電源ＶＤＤ側のノードＮ５を接続する。メモリ１２，１３は、外部電源ＶＤＤとＧＮＤとの間に直列に接続される。これにより、半導体装置１０は、スタンバイモードにおいて、メモリ１２，１３のスタンバイ電流が流れる経路を１本に減らすことができ、スタンバイモードでの消費電流の低減を図ることができる。

（２）また、スタンバイモードでは、レギュレータ回路１１がｐＭＯＳトランジスタＭ１１，Ｍ１２による降圧制御の動作を継続する必要がなく消費電流の低減を図ることができる。

（３）レギュレータ回路１１は、スタンバイモードにおいて降圧制御の動作を実施する必要がないため、回路構成の簡易化を図ることが可能となる。これにより、半導体装置１０は、消費電流の低減を図りつつ、回路規模を小さくできる。

なお、本願に開示される技術は上記実施形態に限定されるものではなく、趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、上記実施形態では、レギュレータ制御回路２３とメモリ１２，１３とを同一の集積回路基板上に実装したが、個々の回路基板に実装する構成としてもよい。
また、記憶素子としてのメモリ１２，１３は、ランダムアクセスメモリ（ＲＡＭ）に限らず、ＲＯＭやフリップフロップ回路などデータ保持の場合にリーク電流や消費電流が生じる他の記憶素子を用いてもよい。

また、上記実施形態では、レギュレータ制御回路２３を、スタンバイモードにおいてｐＭＯＳトランジスタＭ１１における降圧制御を実施しない構成としたが、メモリ１２，１３に供給する駆動電圧Ｖ１，Ｖ２に応じてスタンバイモードにおいても降圧制御の動作を実行する構成としてもよい。例えば、図４に示すスタンバイモードにおいて、レギュレータ回路１１は、ｐＭＯＳトランジスタＭ１１のゲート電圧ＶＧ１を制御し降圧制御の動作を実行する構成としてもよい。この場合、例えば、３．３Ｖの外部電源ＶＤＤがｐＭＯＳトランジスタＭ１１で降圧制御されノードＮ３における電圧値が２．０Ｖにする場合には、基準電圧発生回路４１から出力される基準電圧を２．０Ｖとすればよい。なお、各モードの駆動電圧Ｖ１，Ｖ２は、例えば、以下の条件で設定される。アクティブモード時に並列接続されるメモリ１２，１３に供給される駆動電圧Ｖ１，Ｖ２の各々を第１内部電源とする。また、スタンバイモード時に直列接続されるメモリ１２，１３に供給される駆動電圧Ｖ１，Ｖ２の加算値を第２内部電源とする。この場合、第１及び第２内部電源は、第２内部電源をメモリ１２，１３（各記憶素子）で按分した電圧値が、第１内部電源以下となるように電圧値の大小関係が設定される。

また、レギュレータ制御回路２３は、アクティブモードの場合に、ゲート電圧ＶＧ１，ＶＧ２を制御せずｐＭＯＳトランジスタＭ１１，Ｍ１２を導通して外部電源ＶＤＤをメモリ１２，１３に接続する構成としてもよい。この場合、例えば、図３に示すアクティブモードの場合には、ノードＮ３，Ｎ５の電圧値はともに３．３Ｖ（外部電源ＶＤＤの電圧値）となる。また、レギュレータ制御回路２３は、降圧動作を実行せずｐＭＯＳトランジスタＭ１１，Ｍ１２の切り替え動作のみを実行する構成とすることができる。このような構成では、上記した効果と同様の効果を得ることができるとともに、レギュレータ制御回路２３の回路構成の簡易化を図ることができ、レギュレータ制御回路２３の消費電流を低減することができる。

また、レギュレータ制御回路２３は、リニアレギュレータに限らずスイッチングレギュレータ等の他の降圧回路を用いてもよい。

また、上記実施形態では、半導体装置１０を、２つのメモリ１２，１３が接続された構成としたが、３つ以上の複数のメモリを有する構成としてもよい。例えば、図６に示すように、第１の別例の半導体装置１０Ａは、３つのメモリ１２，１３，１３Ａを有する。なお、以下の説明では、上記実施形態と同じ構成については同じ符号を付して詳細な説明を適宜省略する。メモリ１３Ａは、メモリ１３と同一容量あるいは同等の消費電流となる能力を有し、キャパシタＣ３が並列に接続される。また、メモリ１３Ａは、外部電源ＶＤＤ側のノードがメモリ１３のＧＮＤ側のノードＮ７にスイッチ１４Ａを介して接続されている。ノードＮ７とＧＮＤとの間には、ｎＭＯＳトランジスタＭ２１Ａが接続されている。また、メモリ１３Ａは、ＧＮＤ側のノードがＧＮＤに接続されている。半導体装置１０Ａのレギュレータ回路１１Ａは、メモリ１３Ａと外部電源ＶＤＤとの間に接続されたｐＭＯＳトランジスタＭ１２Ａを有する。レギュレータ回路１１Ａのレギュレータ制御回路２３は、アクティブモードの場合には、各ｐＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１２Ａをオンあるいは導通制御し、メモリ１２，１３，１３Ａの各々に駆動電圧Ｖ１〜Ｖ３を供給する。

一方で、レギュレータ回路１１Ａは、スタンバイモードの場合には、メモリ１２に接続されるｐＭＯＳトランジスタＭ１１をオンあるいは導通制御し、メモリ１３，１３Ａに接続されるｐＭＯＳトランジスタＭ１２，Ｍ１２Ａをオフ状態とする。また、半導体装置１０Ａは、スイッチ１４，１４Ａをオン状態、ｎＭＯＳトランジスタＭ２１，Ｍ２１Ａをオフ状態とし、メモリ１２，１３，１３Ａを外部電源ＶＤＤとＧＮＤとの間に直列に接続する。このような構成においても、外部電源ＶＤＤの電圧あるいは駆動電圧Ｖ１が３つのメモリ１２，１３，１３Ａにおいて均等に分圧され、上記実施形態と同様の効果を得ることができる。

また、上記実施形態において、メモリ１２，１３に供給される駆動電圧Ｖ１，Ｖ２を確認するためのモニタ端子を設けてもよい。例えば、図７に示す第２の別例の半導体装置１０Ｂは、ノードＮ５にスイッチ５１を介したモニタ端子５２が接続されている。半導体装置１０Ｂは、スイッチ５１が外部から入力されるテスト開始信号ＴＳに応じてオンし、モニタ端子５２からノード５の電圧、即ち駆動電圧Ｖ２が出力される。ここで、例えば、同一容量として設計したメモリ１２，１３の消費電力が製造工程の精度の限界等により異なる場合に、半導体装置１０Ｂは、スタンバイモードで外部電源ＶＤＤが按分された駆動電圧Ｖ１，Ｖ２が不均等となる。このため、例えば、製造工程においてスタンバイモードのモニタ端子５２の駆動電圧Ｖ２を確認し駆動電圧Ｖ１，Ｖ２が不均等となる半導体装置１０Ｂを判定することによって、製造される半導体装置１０Ｂの回路の信頼性が向上できる。なお、上記した駆動電圧Ｖ１，Ｖ２の確認は、メモリ１２，１３に試験データを記憶させ実際の使用環境に近い状態で実施してもよい。また、試験は複数回実行して判定してもよい。

また、上記実施形態において、半導体装置１０は、メモリ１２，１３の入出力信号を保持するラッチ回路を設けた構成としてもよい。例えば、図８に示すメモリ回路５４は、上記実施形態のメモリ１２を含む回路である。メモリ回路５４は、ノードＮ３（図１のノードＮ３に対応）から駆動電圧Ｖ１が入力される。メモリ回路５４は、入力端子に入力ラッチ回路５５が接続されている。入力ラッチ回路５５は、メモリ回路５４に入力される複数の信号（図８に示す例では、アドレス（ＡＤＤ）入力、データ入力（ＤＩＮ）、チップ選択入力（ＣＳ）、書き込み許可信号（ＷＥ）、読み出し許可信号（ＲＤ））がストップ信号ＳＴに応じて保持される。また、メモリ回路５４は、出力端子に出力ラッチ回路５６が接続されている。出力ラッチ回路５６は、メモリ回路５４から後段の回路へのデータ出力（ＤＯＵＴ）がストップ信号ＳＴに応じて保持される。ラッチ回路５５，５６は、ノードＮ３，Ｎ４に接続されており、キャパシタＣ５が並列に接続されている。

図９は入力ラッチ回路５５及びメモリ回路５４の前段の回路の一部を示している。入力ラッチ回路５５は、回路の入力部分にインバータ６１が接続されており、インバータ６１に前段の回路の出力部分に接続されたインバータ５８の出力が入力される。インバータ５８，６１は、外部電源ＶＤＤとは別に設けられた内部電源ＶＤＩから電力が供給されており、メモリ回路５４のモードの変更とは無関係に内部電源ＶＤＩが供給される。インバータ６１は、入力側の内部電源ＶＤＩとの間に、ストップ信号ＳＴがゲート端子に入力されるｐＭＯＳトランジスタＭ３１が接続されている。またインバータ６１は、出力端子側のＧＮＤとの間に、ストップ信号ＳＴがインバータ６２で反転された信号がゲート端子に入力されるｎＭＯＳトランジスタＭ４１が接続されている。

インバータ６１の出力端子には、データ保持回路６４が接続されている。データ保持回路６４は、相補のノードＮ８，Ｎ９の間に並列かつ一方の入力端子と他方の出力端子とが互いに接続された一対のインバータ６４Ａ，６４Ｂを有し、インバータ６１の出力がラッチされる。データ保持回路６４の出力は、メモリ回路５４の入力端子（図９においては、データ入力（ＤＩＮ））に入力される。このような構成の入力ラッチ回路５５は、例えば、アクティブモードからスタンバイモードへの切り替えの際に、ストップ信号ＳＴの立ち上がりに応じてｐＭＯＳトランジスタＭ３１及びｎＭＯＳトランジスタＭ４１がオフ状態となる。入力ラッチ回路５５は、インバータ５８（前段の回路）からの入力が遮断され、データ保持回路６４において切り替え時点の入力データが保持される。

ここで、上記した半導体装置１０は、モードの切り替えにともなってメモリ１２（メモリ回路５４）の駆動電圧Ｖ１が変動する。このため、メモリ回路５４は、駆動電圧Ｖ１と前段の回路を駆動する内部電源ＶＤＩとの電位差によって、例えばメモリ回路５４が備えるＭＯＳトランジスタなどの記憶素子の入力信号が不定となり貫通電流が増大しデータを安定的に保持できない虞がある。このため、アクティブモードからスタンバイモードへの切り替えの際に、外部からの信号の入力を遮断し入力ラッチ回路５５にて入力データを保持することによって、メモリ回路５４の入力信号が不定となる可能性が低減できる。その結果、モードの切り替えに対してメモリ回路５４（メモリ１２）のデータを安定的に保持できる。なお、メモリ回路５４へのストップ信号ＳＴの入力を、入力ラッチ回路５５に比べて遅らせる遅延回路を設けてもよい。これにより、モードの切り替えに際し、入力ラッチ回路５５において保持するデータ及びメモリ回路５４に対する出力をメモリ回路５４の処理に先行して確定させることによって、メモリ回路５４のデータをより安定的に保持できる。

図１０は、出力ラッチ回路５６及びメモリ回路５４の後段の回路の一部を示している。なお、出力ラッチ回路５６の説明は、入力ラッチ回路５５と同様の部分について適宜省略して説明する。メモリ回路５４のデータ出力（ＤＯＵＴ）は、出力ラッチ回路５６のインバータ７１に入力される。インバータ７１は、ストップ信号ＳＴに応じて動作するｐＭＯＳトランジスタＭ３２、ｎＭＯＳトランジスタＭ４２及びインバータ７２によって外部電源ＶＤＤの供給が制御される。インバータ７１の出力は、出力ラッチ回路５６のデータ保持回路７４（インバータ７４Ａ，７４Ｂ）に入力される。データ保持回路７４の出力は、メモリ回路５４の後段の回路の入力部分に接続されたインバータ５９に入力される。データ保持回路７４は、後段の回路（インバータ５９）を駆動する内部電源ＶＤＩが供給される。このような構成では、アクティブモードからスタンバイモードへの切り替えの際に、メモリ回路５４（メモリ１２）からの出力データが遮断されその前に出力されたデータがデータ保持回路７４に保持できるため、後段の回路に対して不定な信号を出力する可能性が低減できる。なお、アクティブモードからスタンバイモードへの変更に応じて後段の回路への内部電源ＶＤＩの供給が停止されるような構成では、出力ラッチ回路５６を省略することができる。即ち、仮に不定な信号の出力が生じる場合であっても、そのデータを受け付ける後段の回路が停止されるような回路構成では、出力ラッチ回路５６が省略できる。

また、上記実施形態では、特に言及していないが、メモリ１２は、トリプルウェル構造を用いて実装してもよい。図１１は、半導体装置１０のたて構造を示し、メモリ１２，１３の一部を拡大してその断面構造の概要を断面図とした図である。図１１に示すように、メモリ１２，１３は、例えば、Ｐ型シリコン基板８１を有し、Ｐ型シリコン基板８１の一部にメモリ１２が形成されたＮウェル８２を有し、Ｎウェル８２の一部にＰウェル８３を有している。Ｎウェル８２に形成されるｐＭＯＳトランジスタＭ５１と、Ｐウェル８３に形成されるｎＭＯＳトランジスタＭ５２とが素子分離絶縁膜（図示略）を介して隣接して形成されている。従って、メモリ１２はトリプルウェル構造で構成されている。

メモリ１２は、例えば、ｐＭＯＳトランジスタＭ５１のＮウェル８２に形成されるＰ＋拡散層のソース領域８２Ｓとバックゲート領域であるＮウェル８２にノードＮ３（図１参照）が接続される。また、メモリ１２は、例えば、ｎＭＯＳトランジスタＭ５２のＰウェル８３に形成されるＮ＋拡散層のドレイン領域８３Ｄとバックゲート領域であるＰウェル８３にノードＮ４（図１参照）が接続される。メモリ１２は、スタンバイモードにおいてＧＮＤ側のノードＮ４がメモリ１２，１３の中間電位となる。このため、メモリ１２をトリプルウェル構造とすることによって、例えば、ｐＭＯＳトランジスタＭ５１及びｎＭＯＳトランジスタＭ５２のバックバイアス電位の安定性の確保が可能となる。

また、Ｐ型シリコン基板８１の一部にメモリ１３が形成される。メモリ１３は、Ｎウェル８５及びＰウェル８６が隣接して形成されるツインウェル構成である。Ｎウェル８５に形成されるｐＭＯＳトランジスタＭ５４と、Ｐウェル８６に形成されるｎＭＯＳトランジスタＭ５５とが隣接して形成されている。メモリ１３は、例えば、ｐＭＯＳトランジスタＭ５４のＮウェル８５に形成されるＰ＋拡散層のソース領域８５Ｓとバックゲート領域であるＮウェル８５にノードＮ５（図１参照）が接続される。また、メモリ１３は、例えば、ｎＭＯＳトランジスタＭ５５のＰウェル８６に形成されるＮ＋拡散層のドレイン領域８６Ｄとバックゲート領域であるＰウェル８６にＧＮＤが接続される。

上記した図１に示す半導体装置１０では、メモリ１３のＧＮＤ側が常にＧＮＤレベルであるため、メモリ１３を必ずしもトリプルウェル構造とする必要はない。しかしながら、図３に示す半導体装置１０Ａでは、スタンバイモードにおいてメモリ１３がメモリ１２とメモリ１３Ａとの間に接続されるため、半導体装置１０Ａのメモリ１３をトリプルウェル構造とすることで、上記した効果と同様の効果を得ることができる。

また、半導体装置１０は、半導体装置の一例として、レギュレータ回路１１は、レギュレータ回路の一例として、メモリ１２は、第１記憶素子の一例として、メモリ１３，１３Ａは、第２記憶素子の一例として、スイッチ１４，１４Ａ及びｎＭＯＳトランジスタＭ２１，Ｍ２１Ａは、切替スイッチの一例として、レギュレータ制御回路２３は、電源制御回路の一例として、モニタ端子５２は、モニタ端子の一例として、入力ラッチ回路５５は、入力ラッチ回路の一例として、出力ラッチ回路５６は、出力ラッチ回路の一例として、ｐＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１２Ａは、電源トランジスタの一例として、ストップ信号ＳＴは、切替信号の一例として、外部電源ＶＤＤは、第１の電源の一例として、グランドＧＮＤは、第１の電源より電位が低い第２の電源の一例として挙げられる。

１０，１０Ａ，１０Ｂ 半導体装置
１１ レギュレータ回路
１２ メモリ（第１記憶素子）
１３，１３Ａ メモリ（第２記憶素子）
１４，１４Ａ スイッチ（切替スイッチ）
２３ レギュレータ制御回路（電源制御回路）
５２ モニタ端子
５５ 入力ラッチ回路
５６ 出力ラッチ回路
５９ インバータ（後段の回路）
Ｍ１１，Ｍ１２，Ｍ１２Ａ ｐＭＯＳトランジスタ（電源トランジスタ）
Ｍ２１，Ｍ２１Ａ ｎＭＯＳトランジスタ（切替スイッチ）
ＳＴ ストップ信号（切替信号）
ＴＳ テスト開始信号
ＶＤＤ 外部電源（電源）

Claims (8)

1. データを保持する複数の記憶素子と、
   前記複数の記憶素子の各々に第１の電源を接続する複数の電源トランジスタと、
   前記複数の記憶素子に保持されている前記データへのアクセスが行われるアクティブモードと、前記複数の記憶素子に保持されている前記データへのアクセスは行われず前記データを保持するスタンバイモードと、の各モードの切り替えを示す切替信号に応じて前記電源トランジスタを制御し、前記アクティブモードの場合には前記複数の記憶素子の各々を前記第１の電源に対して並列に接続し、前記スタンバイモードの場合には前記複数の記憶素子のうち第１記憶素子を前記第１の電源に接続し前記複数の記憶素子のうち他の記憶素子を前記第１の電源から切断する制御を行う電源制御回路と、
   前記スタンバイモードの場合に、前記複数の記憶素子の各々の間を接続して、前記第１記憶素子と前記他の記憶素子とを、前記第１の電源と前記第１の電源より電位が低い第２の電源との間に直列に接続する切替スイッチと、
   を備えることを特徴とする半導体装置。
2. 前記電源トランジスタは、前記第１の電源と前記複数の記憶素子の各々との間に介在し、
   前記電源制御回路は、前記アクティブモード時には前記複数の記憶素子の各々に対応する各々の前記電源トランジスタを導通して前記第１の電源を各々の前記複数の記憶素子に接続し、前記スタンバイモード時には前記第１記憶素子に対応する前記電源トランジスタを導通して前記第１の電源を前記第１記憶素子に接続することを特徴とする請求項１に記載の半導体装置。
3. 前記電源トランジスタは、前記第１の電源と前記複数の記憶素子の各々との間に介在し、
   前記電源制御回路は、前記アクティブモード時には前記複数の記憶素子の各々に対応する各々の前記電源トランジスタを制御して前記第１の電源から降圧された内部電源を各々の前記複数の記憶素子に接続し、前記スタンバイモード時には前記第１記憶素子に対応する前記電源トランジスタを導通して前記第１の電源を前記第１記憶素子に接続することを特徴とする請求項１に記載の半導体装置。
4. 前記電源トランジスタは、前記第１の電源と前記複数の記憶素子の各々との間に介在し、
   前記電源制御回路は、前記アクティブモード時には前記複数の記憶素子の各々に対応する各々の前記電源トランジスタを制御して前記第１の電源から降圧された第１内部電源を各々の前記複数の記憶素子に接続し、前記スタンバイモード時には前記第１記憶素子に対応する前記電源トランジスタを制御して前記第１の電源から降圧された第２内部電源を前記第１記憶素子に接続することを特徴とする請求項１に記載の半導体装置。
5. 前記切替スイッチにより接続される前記複数の記憶素子の間の接続点の電圧をモニタするモニタ端子を備えることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
6. 前記複数の記憶素子に入力される信号を前記複数の記憶素子への入力に先立ってラッチする入力ラッチ回路を備え、
   前記入力ラッチ回路は、少なくとも前記切替信号により前記複数の記憶素子に供給される電源電圧が遷移する期間には、ラッチされた前記信号の入力を抑止することを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
7. 前記複数の記憶素子から出力される前記データをラッチする出力ラッチ回路を備え、
   前記出力ラッチ回路は、少なくとも前記切替信号により前記複数の記憶素子に供給される電源電圧が遷移する期間には、ラッチされた前記データの出力を抑止することを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置。
8. 前記スタンバイモードにおいて直列接続される前記複数の記憶素子のうち、少なくとも前記第２の電源に接続される記憶素子以外は、トリプルウェル構造を備えることを特徴とする請求項１乃至請求項７のいずれかに記載の半導体装置。
   

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